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UT8Q512K32-SWC

器件型号:UT8Q512K32-SWC
厂商名称:Aeroflex
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16Megabit SRAM MCM

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UT8Q512K32-SWC器件文档内容

Standard Products

QCOTSTM UT8Q512K32 16Megabit SRAM MCM

Data Sheet

                                                                                               June, 2003

FEATURES                                                    INTRODUCTION
q 25ns maximum (3.3 volt supply) address access time        The QCOTSTM UT8Q512K32 Quantified Commercial
q MCM contains four (4) 512K x 8 industry-standard          Off-the-Shelf product is a high-performance 2M byte
                                                            (16Mbit) CMOS static RAM multi-chip module (MCM),
     asynchronous SRAMs; the control architecture allows    organized as four individual 524,288 x 8 bit SRAMs with a
     operation as 8, 16, 24, or 32-bit data width           common output enable. Memory expansion is provided by
q TTL compatible inputs and output levels, three-state      an active LOW chip enable (En), an active LOW output
     bidirectional data bus                                 enable (G), and three-state drivers. This device has a power-
q Typical radiation performance                             down feature that reduces power consumption by more than
                                                            90% when deselected.
     - Total dose: 50krads
                                                            Writing to each memory is accomplished by taking the chip
     - SEL Immune >80 MeV-cm2/mg                            enable (En) input LOW and write enable ( Wn) inputs LOW.
     - LETTH(0.25) = >10 MeV-cm2/mg                         Data on the I/O pins is then written into the location
     - Saturated Cross Section cm2 per bit, 5.0E-9          specified on the address pins (A0 through A18). Reading
                                                            from the device is accomplished by taking the chip enable
          - <1E-8 errors/bit-day, Adams 90% geosynchronous  (En) and output enable (G) LOW while forcing write enable
             heavy ion                                      (Wn) HIGH. Under these conditions, the contents of the
                                                            memory location specified by the address pins will appear
q Packaging options:                                        on the I/O pins.

     - 68-lead dual cavity ceramic quad flatpack (CQFP) -   The input/output pins are placed in a high impedance state
     (weight 7.37 grams)                                    when the device is deselected (En HIGH), the outputs are
                                                            disabled (G HIGH), or during a write operation (En LOW
q Standard Microcircuit Drawing 5962-01533                  and Wn LOW). Perform 8, 16, 24 or 32 bit accesses by
                                                            making Wn along with En a common input to any
     - QML T and Q compliant part                           combination of the discrete memory die.

         E3 W3              E2 W2                                  E1 W1        E0 W0
                    512K x 8                                512K x 8      512K x 8
A(18:0)
G

         512K x 8

         DQ(31:24)  DQ(23:16)                               DQ(15:3)      DQ(7:0)
              or         or                                     or            or

         DQ3(7:0)   DQ2(7:0)                                DQ1(7:0)      DQ0(7:0)

                    Figure 1. UT8Q512K32 SRAM Block Diagram
        NC                                                                                    DEVICE OPERATION
            A0
                A1                                                                            Each die in the UT8Q512K32 has three control inputs called
                    A2                                                                        Enable (En), Write Enable (Wn), and Output Enable (G); 19
                        A3                                                                    address inputs, A(18:0); and eight bidirectional data lines,
                            A4                                                                DQ(7:0). The device enable (En) controls device selection,
                                A5                                                            active, and standby modes. Asserting En enables the device,
                                    E2                                                        causes IDD to rise to its active value, and decodes the 19 address
                                        V SS                                                  inputs to each memory die by selecting the 2,048,000 byte of
                                            E3                                                memory. Wn controls read and write operations. During a read
                                                W0                                            cycle, G must be asserted to enable the outputs.
                                                    A6
                                                        A7                                                 Table 1. Device Operation Truth Table
                                                            A8
                                                                A9
                                                                    A 10
                                                                        VDD

DQ0(0)  10  9 8 7 6 5 4 3 2 1 68 67 66 65 64 63 62 61                              DQ0(2)
DQ1(0)  11                                                                         DQ1(2)
DQ2(0)  12                                                                     60  DQ2(2)
DQ3(0)  13                                                                         DQ3(2)
DQ4(0)  14                                                                     59  DQ4(2)
DQ5(0)  15                                                                         DQ5(2)
DQ6(0)  16                                                                     58  DQ6(2)
DQ7(0)  17                                                                         DQ7(2)
        18                                                                     57
  VSS   19                                                                           VSS
DQ0(1)  20       Top View                                                      56  DQ0(3)
        21                                                                         DQ1(3)
DQ1(1)  22                                                                     55  DQ2(3)
DQ2(1)  23                                                                         DQ3(3)
DQ3(1)  24                                                                     54  DQ4(3)
DQ4(1)  25                                                                         DQ5(3)
DQ5(1)  26                                                                     53  DQ6(3)
DQ6(1)                                                                             DQ7(3)
DQ7(1)                                                                         52

                                                                               51

                                                                               50

                                                                               49

                                                                               48

                                                                               47

                                                                               46

                                                                               45

            27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44                             G Wn En I/O Mode Mode

            VDD                                                                               X1  X  1 3-state                                Standby
               A 11
                   A 12
                       A 13
                           A 14
                               A 15
                                    A 16
                                        E0
                                            G
                                               E1
                                                   A 17
                                                       W1
                                                           W2
                                                               W3
                                                                   A 18
                                                                       NC
                                                                           NC

                                                                                              X   0  0 Data in Write

            Figure 2. 25ns SRAM Pinout (68)                                                   1   1  0 3-state                                Read2

                                                                                              0   1  0 Data out Read

PIN NAMES                                                                                     Notes:
                                                                                              1. "X" is defined as a "don't care" condition.
A(18:0) Address            Wn WriteEnable                                                     2. Device active; outputs disabled.
                            G Output Enable
                           VDD Power                                                          READ CYCLE
                           VSS Ground
DQ(7:0) Data Input/Output

En          Device Enable                                                                     A combination of Wn greater than V IH (min) withEn and G less
                                                                                              than VIL (max) defines a read cycle. Read access time is
                                                                                              measured from the latter of device enable, output enable, or valid
                                                                                              address to valid data output.

                                                                                              SRAM read Cycle 1, the Address Access is initiated by a change
                                                                                              in address inputs while the chip is enabled with G asserted and
                                                                                              Wn deasserted. Valid data appears on data outputs DQn(7:0)
                                                                                              after the specified tAVQV is satisfied. Outputs remain active
                                                                                              throughout the entire cycle. As long as device enable and output
                                                                                              enable are active, the address inputs may change at a rate equal
                                                                                              to the minimum read cycle time (tAVAV).

                                                                                              SRAM read Cycle 2, the Chip Enable-controlled Access is
                                                                                              initiated by En going active while G remains asserted, Wn
                                                                                              remains deasserted, and the addresses remain stable for the
                                                                                              entire cycle. After the specified tETQV is satisfied, the eight-bit
                                                                                              word addressed by A(18:0) is accessed and appears at the data
                                                                                              outputs DQn(7:0).

                                                                                              SRAM read Cycle 3, the Output Enable-controlled Access is
                                                                                              initiated by G going active while En is asserted, Wn is
                                                                                              deasserted, and the addresses are stable. Read access time is
                                                                                              tGLQV unless tAVQV or tETQV have not been satisfied.

                                                                                           2
WRITE CYCLE                                                          TYPICAL RADIATION HARDNESS

A combination of Wn less than VIL(max) and En less than              The UT8Q512K32 SRAM incorporates features which allow
VIL(max) defines a write cycle. The state of G is a "don't care"     operation in a limited radiation environment.
for a write cycle. The outputs are placed in the high-impedance
state when eitherG is greater than V IH(min), or when Wn is less                   Table 2. Typical Radiation Hardness
than VIL(max).                                                                               Design Specifications1

Write Cycle 1, the Write Enable-controlled Access is defined         Total Dose    50     krad(Si) nominal
by a write terminated by Wn going high, with En still active.
The write pulse width is defined by tWLWH when the write is          Heavy Ion     <1E-8  Errors/Bit-Day
initiated byWn, and by tETWH when the write is initiated byEn.       Error Rate 2
Unless the outputs have been previously placed in the high-
impedance state byG, the user must wait t WLQZ before applying       Notes:
data to the eight bidirectional pins DQn(7:0) to avoid bus           1. The SRAM will not latchup during radiation exposure under recommended
contention.
                                                                        operating conditions.
Write Cycle 2, the Chip Enable-controlled Access is defined by       2. 90% worst case particle environment, Geosynchronous orbit, 100 mils of
a write terminated by the former of En or Wn going inactive.
The write pulse width is defined by tWLEF when the write is             Aluminum.
initiated by Wn, and by tETEF when the write is initiated by the
En going active. For the Wn initiated write, unless the outputs
have been previously placed in the high-impedance state byG,
the user must wait tWLQZ before applying data to the eight
bidirectional pins DQn(7:0) to avoid bus contention.

                                                                  3
ABSOLUTE MAXIMUM RATINGS1  PARAMETER                                  LIMITS
(Referenced to VSS)                                                 -0.5 to 4.6V
                                                                    -0.5 to 4.6V
                 SYMBOL                                           -65 to +150�C
                                                                  1.0W (per byte)
VD D                       DC supply voltage
                                                                       +150�C
VI/O                       Voltage on any pin                         10�C/W

TSTG                       Storage temperature                       �10 mA

PD                         Maximum power dissipation

TJ                         Maximum junction temperature2

JC                         Thermal resistance, junction-to-case3

II                         DC input current

Notes:
1. Stresses outside the listed absolute maximum ratings may cause permanent damage to the device. This is a stress rating only, and functional operation of the device

  at these or any other conditions beyond limits indicated in the operational sections of this specification is not recommended. Exposure to absolute maximum rating
  conditions for extended periods may affect device reliability and performance.
2. Maximum junction temperature may be increased to +175�C during burn-in and steady-static life.
3. Test per MIL-STD-883, Method 1012.

RECOMMENDED OPERATING CONDITIONS

SYMBOL                     PARAMETER                                 LIMITS
                                                                    3.0 to 3.6V
VD D                       Positive supply voltage                -40 to +125�C
                                                                    0V to VDD
TC                         Case temperature range

VIN                        DC input voltage

                                                    4
DC ELECTRICAL CHARACTERISTICS (Pre/Post-Radiation)*
(-40�C to +125�C) (VDD = 3.3V + 0.3)

SYMBOL          PARAMETER                               CONDITION                                                              MIN     MAX   UNIT
                                                                                                                                2.0     0.8    V
VIH             High-level input voltage        (CMOS)                                                                                  0.4    V
                                                                                                                                2.4    0.08    V
VIL             Low-level input voltage         (CMOS)                                                                      VDD-0.10           V
                                                                                                                                         32    V
VOL1 Low-level output voltage                   IOL = 8mA, VDD =3.0V                                                             -2      16    V
                                                                                                                                 -2      2     pF
VOL2 Low-level output voltage                   IOL = 200�A,VDD =3.0V                                                           -90      2     pF
                                                                                                                                              �A
VOH1 High-level output voltage                  IOH = -4mA,VDD =3.0V                                                        -40�C and    90   �A
                                                                                                                               25�C     125
VOH2 High-level output voltage                  IOH = -200�A,VDD =3.0V                                                                        mA
                                                                                                                             +125�C     180   mA
CIN1            Input capacitance                = 1MHz @ 0V
                                                                                                                                         6    mA
CIO1            Bidirectional I/O capacitance    = 1MHz @ 0V                                                                             40
                                                                                                                                              mA
IIN             Input leakage current           VSS < VIN < VDD, VDD = VDD (max)                                                              mA

IOZ             Three-state output leakage current 0V < VO < VDD

                                                VDD = VDD (max)

                                                G = VDD (max)

IOS2, 3 Short-circuit output current            0V < VO < VDD

IDD(OP)         Supply current operating        Inputs: VIL = 0.8V,
                @ 1MHz                          VIH = 2.0V
                (per byte)                      IOUT = 0mA
                                                VDD = VDD (max)

I D D 1( O P )  Supply current operating        Inputs: VIL = 0.8V,
                @40MHz                          VIH = 2.0V
                (per byte)                      IOUT = 0mA
                                                VDD = VDD (max)

ID D2 (SB)      Nominal standby supply current  Inputs: VIL = VSS
                @0MHz                           IOUT = 0mA
                (per byte)                      En = VDD - 0.5, VDD = VDD (max)
                                                VIH = VDD - 0.5V

Notes:
* Post-radiation performance guaranteed at 25�C per MIL-STD-883 Method 101 9 .
1. Measured only for initial qualification and after process or design changes that could affect input/output capacitance.
2. Supplied as a design limit but not guaranteed or tested.

3. Not more than one output may be shorted at a time for maximum duration of one second.

                                                        5
AC CHARACTERISTICS READ CYCLE (Pre/Post-Radiation)*
(-40�C to +125�C) (VDD = 3.3V + 0.3)

SYMBOL                                        PARAMETER                                                               MIN  MAX           UNIT
                                                                                                                       25    25            ns
tAVAV1               Read cycle time                                                                                    3                  ns
tAVQV                Read access time                                                                                   3    10            ns
tAXQX2               Output hold time                                                                                        10            ns
tGLQX2               G-controlled Output Enable time                                                                    3    25            ns
                                                                                                                             10            ns
tGLQV                G-controlled Output Enable time (Read Cycle 3)                                                                        ns
tGHQZ 2              G-controlled output three-state time                                                                                  ns
                                                                                                                                           ns
tETQX 2,3            En-controlled Output Enable time
tETQV 3             En-controlled access time
tEFQZ1 ,2 ,4         En-controlled output three-state time

Notes: * Post-radiation performance guaranteed at 25 �C per MIL-STD-883 Method 1019.
1. Functional test.

2. Three-state is defined as a 300mV change from steady-state output voltage.

3. The ET (enable true) notation refers to the falling edge of En. SEU immunity does not affect the read parameters.
4. The EF (enable false) notation refers to the rising edge ofEn. SEU immunity does not affect the read parameters.

                     High Z to Active Levels                         Active to High Z Levels

              VLOAD + 300mV                                                                                                  VH - 300mV
                                                                                                                      }
              VLOAD          {                                                                                        }
                             {
                                                                                                                            VL + 300mV
              VLOAD - 300mV

                                              Figure 3. 3-Volt SRAM Loading

                                                            6
                                                                   tAVAV

A(18:0)

DQn(7:0)  Previous Valid Data                                                 Valid Data
                                                                          tAVQV

Assumptions:                                          tA X Q X
1 . En andG < VIL (max) and Wn > V IH (min)

                                                      Figure 4a. SRAM Read Cycle 1: Address Access

A(18:0)                                               t E T QV            tEFQZ
En                                                                DATA VALID
DQn(7:0)                                     tE T QX

Assumptions:
1. G < VIL (max) and Wn > VIH (min)

                                              Figure 4b. SRAM Read Cycle 2: Chip Enable-Controlled Access

                                              tAVQV

A(18:0)

G                                      tGLQX                                             tG H Q Z
                                                                   DATA VALID
DQn(7:0)
                                                      tGLQV
Assumptions:
1 . En < VIL (max) andW n > VIH (min)

                                              Figure 4c. SRAM Read Cycle 3: Output Enable-Controlled Access

                                                                7
AC CHARACTERISTICS WRITE CYCLE (Pre/Post-Radiation)*
(-40�C to +125�C) (VDD = 3.3V + 0.3)

SYMBOL                          PARAMETER                                       MIN  MAX   UNIT
                                                                                 25    10    ns
tAVAV1         Write cycle time                                                  20          ns
tETWH          Device Enable to end of write                                      1          ns
tAVET          Address setup time for write (En - controlled)                     0          ns
                                                                                 20          ns
tAVWL          Address setup time for write (Wn - controlled)                     2          ns
                                                                                  2          ns
tWLWH          Write pulse width                                                             ns
tWHAX          Address hold time for write (Wn - controlled)                      5          ns
tEFAX          Address hold time for Device Enable (En - controlled)             20          ns
                                                                                 15          ns
tWLQZ2         Wn- controlled three-state time                                    2          ns
               Wn - controlled Output Enable time                                20          ns
tW  H  Q    2  Device Enable pulse width (En - controlled)                       15          ns
          X    Data setup time                                                    2          ns
                                                                                 20          ns
tETEF                                                                             5          ns

tDVWH

tW  H  D    2  Data hold time
          X    Device Enable controlled write pulse width

tWLEF

tDVEF2         Data setup time
tEFDX          Data hold time

tAVWH          Address valid to end of write
               Write disable time
tW  H  W   1
          L

Notes:
* Post-radiation performance guaranteed at 25�C per MIL-STD-883 Method 101 9 .
1. Functional test performed with outputs disabled (G high).

2. Three-state is defined as 300mV change from steady-state output voltage .

                                              8
A(18:0)                                                                  tAVAV2
En                                                             tA V W H

                                                                                     tETWH                   tWHWL
Wn

                                                         tAVWL                   tWLWH             tWHAX

Qn(7:0)                                                              tWLQZ                         tW H Q X
Dn(7:0)
                                                                   APPLIED DATA

Assumptions:                                                                                tDVWH  tWHDX
1. G < VIL (max). If G > VIH (min) then Qn(8:0) will be

   in three-state for the entire cycle.
2. G high for t AVAV cycle.

         Figure 5a. SRAM Write Cycle 1: Write Enable - Controlled Access

                                                                9
A(18:0)                                 tAVAV3
                                         tETEF
         tAVET

                                                                                                   tEFAX

En

or

                          tAVET

En
                                                                              tETEF

                          tWLEF                                                                    tEFAX

Wn

Dn(7:0)                                                                              APPLIED DATA
Qn(7:0)
                          tWLQZ                                                      tDVEF         tEFDX

Assumptions & Notes:
1. G < V IL (max). If G > V IH (min) then Qn(7:0) will be in three-state for the entire cycle.
2. Either En scenario above can occur.
3. G high for t AVAV cycle.

                                         Figure 5b. SRAM Write Cycle 2: Chip Enable - Controlled Access

                300 ohms  VLOAD = 1.55         CMOS                                                                 90%
                   50pF                     V DD-0.05V 90%                                                                     10%

                                                      10%                                                        < 5ns
                                            0.5V

                                                                < 5ns

                                                                                                   Input Pulses

Notes:
1. 50pF including scope probe and test socket capacitance.
2. Measurement of data output occurs at the low to high or high to low transition mid-point

  (i.e., CMOS input = V DD/2).

                                                         Figure 6. AC Test Loads and Input Waveforms

                                        10
                                                         DATA RETENTION MODE

VDD                                                 50%   VDR > 2.0V          50%
    En                                         tEFR                            tR

                                                    Figure 7. Low VDD Data Retention Waveform

DATA RETENTION CHARACTERISTICS (Pre/Post-Irradiation)
(1 Second Data Rentention Test)

SYMBOL                                         PARAMETER              MINIMUM      MAXIMUM UNIT
                                                                           2.0
VDR        VDD for data retention                                           --                 --   V
                                                                            0
IDDR 1,2   Data retention current (per byte)                                                   2.0  mA
                                                                         tAVAV
tEFR 1,3   Chip select to data retention time                                                       ns

tR1 ,3     Operation recovery time                                                                  ns

Notes:
1. En = VDD - .2V, all other inputs = V DR or VSS.
2. Data retention current (ID D R) Tc = 25oC.
3. Not guaranteed or tested.

4. VDR = T=-40 oC and 125 oC.

DATA RETENTION CHARACTERISTICS (Pre/Post-Irradiation)

(10 Second Data Retention Test, TC=-40oC and +125oC)

SYMBOL                                         PARAMETER              MINIMUM      MAXIMUM UNIT
                                                                           3.0
V  D    1  VDD for data retention                                           0                  3.6  V
      D
                                                                         tAVAV
tEFR2, 3   Chip select to data retention time                                                       ns

tR2, 3     Operation recovery time                                                                  ns

Notes:
1. Performed at VDD (min) and VDD (max).
2. En = VSS, all other inputs = V DR or V SS.
3. Not guaranteed or tested.

                                                          11
PACKAGING

                              Notes:
                              1. Package shipped with non-conductive

                                  strip (NCS). Leads are not trimmed.
                              2. Total weight approx. 7.37g.
                          Figure 8. 68-pin Ceramic FLATPACK
         12
ORDERING INFORMATION
512K32 16Megabit SRAM MCM:

UT8Q512K32 -* * * *

                            Lead Finish:
                            (C) = Gold

                                                               Screening:
                                                               (P) = Prototype flow
                                                               (W) = Extended Industrial Temperature Range Flow (-40oC to +125oC)

                                                                Package Type:
                                                                (S) = 68-lead dual cavity CQFP

                                                               Device Type:
                                                               - = 25ns access, 3.3V operation

                                                               Aeroflex UTMC Core Part Number

Notes:

1. Prototype flow per UTMC Manufacturing Flows Document. Tested at 25�C only. Lead finish is GOLD ONLY.

2. Extended Industrial Temperature Range Flow per UTMC Manufacturing Flows document. Devices are tested at -40 oC to +125 oC. Radiation neither
    tested nor guaranteed. Gold lead finish only.

                                          13
512K32 16Megabit SRAM MCM: SMD

5962 - 01533 ** * * *

                       Lead Finish:
                       (C) = Gold

                                                    Case Outline:
                                                    (X) = 68-lead dual cavity CQFP

                                                    Class Designator:
                                                    (T) = QML Class T
                                                    (Q) = QML Class Q

                                                     Device Type
                                                     0 1 = 25 ns access time, 3.3V operation, Extended Industrial Temp (-40o C to +125o C)

                                                     Drawing Number: 01533

                                                    Total Dose
                                                    (-) = none
                                                    (D) = 1E4 (10krad(Si))
                                                    (L) = 5E4 (50krad(Si)) (contact factory)
                                                    (P) = 3E4 (30krad(Si)) (contact factory)
                                                     Federal Stock Class Designator: No Options

Notes:
1. Total dose radiation must be specified when ordering. Gold lead finish only.
2. Only Extended Industrial Temperature -40C to +125C. No military temp. test available.

                                     14
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