电子工程世界电子工程世界电子工程世界

产品描述

搜索

Si1027-B-GMR

器件型号:Si1027-B-GMR
器件类别:热门应用    无线/射频/通信   
文件大小:33257.01KB,共10页
厂商名称:Silicon
标准:  
下载文档

器件描述

RF microcontrollers - mcu 16kb, 4kb ram +13dbm, lcd, xcvr

参数
Manufacturer: Silicon Laboratories
Product Category: RF Microcontrollers - MCU
RoHS: Yes
Core: CIP-51
Data Bus Width: 8 bit
Maximum Clock Frequency: 3.8 MHz
Program Memory Size: 16 kB
Data RAM Size: 4352 B
On-Chip ADC: Yes
Operating Supply Voltage: 1.8 V to 3.8 V
Maximum Operating Temperature: + 85 C
Package / Case: LGA-85
Mounting Style: SMD/SMT
Packaging: Reel
A/D Bit Size: 12 bit
A/D Channels Available: 16
Bandwidth: 2.6 kHz to 620 kHz
Brand: Silicon Labs
Data RAM Type: RAM
Interface Type: I2C, SPI, UART
Minimum Operating Temperature: - 40 C
Number of Programmable I/Os: 53
Number of Timers: 4
Processor Series: Si1027
Program Memory Type: Flash
Series: Si1027
Factory Pack Quantity: 2500
Supply Voltage - Max: 3.8 V
Supply Voltage - Min: 1.8 V

Si1027-B-GMR器件文档内容

                                                                                                                                                                       Si102x/3x

                                                                                      Ultra Low Power 128K, LCD MCU Family

Ultra Low Power at 3.6V                                                               - RF power consumption
- 110 �A/MHz IBAT; DC-DC enabled
- 110 nA sleep current with data retention; POR monitor enabled                                      18.5 mA receive
- 400 nA sleep current with smaRTClock (internal LFO)                                                18 mA @ +1 dBm transmit
- 700 nA sleep current with smaRTClock (external XTAL)                                               30 mA @ +13 dBm transmit
- 2 �s wake-up from any sleep mode                                                                   85 mA @ +20 dBm transmit
12-Bit; 16 Ch. Analog-to-Digital Converter                                                           Data rate = 0.123 to 256 kbps
- Up to 75 ksps 12-bit mode or 300 ksps 10-bit mode                                                  Auto-frequency calibration (AFC)
- External pin or internal VREF (no external capacitor required)                                     Antenna diversity and transmit/receive switch control
- On-chip PGA allows measuring voltages up to twice the reference                                    Programmable packet handler
                                                                                                     TX and RX 64-byte FIFOs
       voltage                                                                                       Frequency hopping capability
                                                                                                     On-chip crystal tuning
- Autonomous burst mode with 16-bit automatic averaging accumu-
                                                                                      High-Speed 8051 �C Core
       lator
                                                                                      - Pipelined instruction architecture; executes 70% of instructions in 1
- Integrated temperature sensor
Two Low Current Comparators                                                                  or 2 system clocks
- Programmable hysteresis and response time
- Configurable as interrupt or reset source                                           Memory
Internal 6-Bit Current Reference
- Up to �500 �A; source and sink capability                                           - Up to 128 kB Flash; In-system programmable; Full read/write/erase
- Enhanced resolution via PWM interpolation
Integrated LCD Controller (Si102x Only)                                                      functionality over the entire supply range
- Supports up to 128 segments (32x4)
- Integrated charge pump for contrast control                                         - Up to 8 kB internal data RAM
Metering-Specific Peripherals                                                         Digital Peripherals
- DC-DC buck converter allows dynamic voltage scaling for
                                                                                      - 53 port I/O; All 5 V tolerant with high sink
       maximum efficiency (250 mW output)
                                                                                             current and programmable drive strength
- Sleep-mode pulse accumulator with programmable switch
                                                                                      - Hardware SMBusTM (I2CTM compatible), 2 x SPITM, and UART
       de-bounce and pull-up control interfaces directly to metering sen-
       sor                                                                                   serial ports available concurrently

- Dedicated Packet Processing Engine (DPPE) includes hardware                         - Four general-purpose 16-bit counter/timers

       AES, DMA, CRC, and encoding blocks for acceleration of wireless                - Programmable 16-bit counter/timer array with six capture/compare
       protocols
                                                                                             modules and watchdog timer
- Manchester and 3 out of 6 encoder hardware for power efficient
                                                                                      Clock Sources
       implementation of the wireless M-bus specification
                                                                                      - Precision internal oscillators: 24.5 MHz with �2% accuracy sup-
EZRadioPRO� Transceiver
- Frequency range = 240�960 MHz                                                              ports UART operation; spread-spectrum mode for reduced EMI
- Sensitivity = �121 dBm
- FSK, GFSK, and OOK modulation                                                       - Low power internal oscillator: 20 MHz
- Max output power = +20 dBm or +13 dBm
                                                                                      - External oscillator: Crystal, RC, C, CMOS clock

                                                                                      - smaRTClock oscillator: 32.768 kHz crystal or 16.4 kHz internal

                                                                                             LFO with three independent alarms

                                                                                      On-Chip Debug

                                                                                      - On-chip debug circuitry facilitates full-speed, non-intrusive, in-sys-

                                                                                             tem debug (no emulator required)

                                                                                      - Provides 4 breakpoints, single stepping
                                                                                      Packages

                                                                                      - �85 pin LGA (6 x 8 mm)

                               Power On               CIP-51 8051                     Port I/O Configuration
                              Reset/PMU             Controller Core
                                                                                      Digital Peripherals                                             Port 0-1       16
                                            Wake     128/64/32/16 kByte                                                                               Drivers                P0.0...P1.7
                                            Reset    ISP Flash Program                 UART
                                                                                                                                                       Port 2        4
                C2CK/RST        Debug /                     Memory                    Timers    Priority                                              Drivers                P2.4...P2.7
                             Programming                                              0/1/2/3  Crossbar
                     VBAT                              256 Byte SRAM                           Decoder                                                Port 3-6       32
                       VDC     Hardware                                                PCA/                                                           Drivers                P3.0...P6.7
                 VBATDC                            8192/4096 Byte XRAM                 WDT
                        IND                                                                                                                            Port 7                P7.0/C2D
                  GNDDC                                                                                                                                Driver
                        CAP
                             C2D                             DMA
                       GND
                             VBAT                  Analog    CRC                      SMBus                                                           RF XCVR
                                    VDD            Power    Engine                     SPI 0

                                            VREG   Digital   AES                      Crossbar Control                                                (240-960 MHz,
                                                   Power    Engine                        LCD (4x32)                                                  +20/+13 dBm)
                                                                                              EMIF
                                                            Encoder                                                                                   VCO       PA
                                                                                        Pulse Counter
                             DC/DC Buck                                  SYSCLK  SFR  EZRadioPro SPI 1                                                AGC              TX
                              Converter                                          Bus                                                                                   RXp
                                                     Precision                                                                                                         RXn
                             LCD Charge              24.5 MHz                         Analog Peripherals                                                   LNA
                                 Pump                Oscillator                                                                                                        SDN
                                     XTAL1                                                                                                                  Mixer      nIRQ
                                     XTAL2          Low Power                                                                                                PGA       GPIOx
                                     XTAL3            20 MHz                                                                                                 ADC       XOUT
                                     XTAL4           Oscillator                                                                                                        XIN
                                                                                      Internal External                                                 Digital
                                                      External                                                                                         Modem
                                                     Oscillator                       VREF VREF                                               VDD
                                                                                                                                              VREF       Delta
                                                       Circuit                                           A                                     Temp     Sigma
                                                                                                                                              Sensor  Modulator
                                                    Enhanced
                                                   smaRTClock                         12-bit             M                                    GND
                                                                                                         U
                                                     Oscillator                       75ksps             X                                                 Digital
                                                                                      ADC
                                                      System Clock                                                                                         Logic    3
                                                      Configuration
                                                                                           CP0, CP0A +                                                     30 MHz

                                                                                                                                           -

                                                                                      CP1, CP1A +

                                                                                                                                -

                                                                                                    Comparators

Rev. 0.3 11/11                              Copyright � 2011 by Silicon Laboratories                                                                                                      Si102x/3x

This information applies to a product under development. Its characteristics and specifications are subject to change without notice.
Si102x/3x

2          Rev. 0.3
                                                         Si102x/3x

Table of Contents

1. System Overview ..................................................................................................... 26
    1.1. Typical Connection Diagram ............................................................................. 29
    1.2. CIP-51TM Microcontroller Core .......................................................................... 30
         1.2.1. Fully 8051 Compatible .............................................................................. 30
         1.2.2. Improved Throughput................................................................................ 30
         1.2.3. Additional Features ................................................................................... 30
    1.3. Port Input/Output ............................................................................................... 31
    1.4. Serial Ports ........................................................................................................ 32
    1.5. Programmable Counter Array............................................................................ 32
    1.6. SAR ADC with 16-bit Auto-Averaging Accumulator and
          Autonomous Low Power Burst Mode................................................................ 33
    1.7. Programmable Current Reference (IREF0)....................................................... 34
    1.8. Comparators...................................................................................................... 34

2. Ordering Information ............................................................................................... 36
3. Pinout and Package Definitions ............................................................................. 37

    3.1. LGA-85 Package Specifications ........................................................................ 46
         3.1.1. Package Drawing ...................................................................................... 46
         3.1.2. Land Pattern.............................................................................................. 48
         3.1.3. Soldering Guidelines ................................................................................. 49

4. Electrical Characteristics ........................................................................................ 50
    4.1. Absolute Maximum Specifications..................................................................... 50
    4.2. MCU Electrical Characteristics .......................................................................... 51
    4.3. EZRadioPRO� Peripheral Electrical Characteristics......................................... 70
    4.4. Definition of Test Conditions for the EZRadioPRO Peripheral .......................... 77

5. SAR ADC with 16-bit Auto-Averaging Accumulator and
   Autonomous Low Power Burst Mode ................................................................... 78
    5.1. Output Code Formatting .................................................................................... 78
    5.2. Modes of Operation ........................................................................................... 80
         5.2.1. Starting a Conversion................................................................................ 80
         5.2.2. Tracking Modes......................................................................................... 80
         5.2.3. Burst Mode................................................................................................ 82
         5.2.4. Settling Time Requirements...................................................................... 83
         5.2.5. Gain Setting .............................................................................................. 83
    5.3. 8-Bit Mode ......................................................................................................... 84
    5.4. 12-Bit Mode ....................................................................................................... 84
    5.5. Low Power Mode............................................................................................... 85
    5.6. Programmable Window Detector....................................................................... 91
         5.6.1. Window Detector In Single-Ended Mode .................................................. 93
         5.6.2. ADC0 Specifications ................................................................................. 94
    5.7. ADC0 Analog Multiplexer .................................................................................. 95
    5.8. Temperature Sensor.......................................................................................... 97
         5.8.1. Calibration ................................................................................................. 97
    5.9. Voltage and Ground Reference Options ......................................................... 100

Rev. 0.3  3
Si102x/3x

    5.10. External Voltage Reference........................................................................... 101
    5.11. Internal Voltage Reference............................................................................ 101
    5.12. Analog Ground Reference............................................................................. 101
    5.13. Temperature Sensor Enable ......................................................................... 101
    5.14. Voltage Reference Electrical Specifications .................................................. 102
6. Comparators........................................................................................................... 103
    6.1. Comparator Inputs........................................................................................... 103
    6.2. Comparator Outputs ........................................................................................ 104
    6.3. Comparator Response Time ........................................................................... 105
    6.4. Comparator Hysterisis ..................................................................................... 105
    6.5. Comparator Register Descriptions .................................................................. 106
7. Programmable Current Reference (IREF0).......................................................... 110
    7.1. PWM Enhanced Mode..................................................................................... 110
    7.2. IREF0 Specifications ....................................................................................... 111
    7.3. Comparator0 and Comparator1 Analog Multiplexers ...................................... 112
8. CIP-51 Microcontroller........................................................................................... 115
    8.1. Instruction Set.................................................................................................. 116

         8.1.1. Instruction and CPU Timing .................................................................... 116
    8.2. CIP-51 Register Descriptions .......................................................................... 121
9. Memory Organization ............................................................................................ 124
    9.1. Program Memory............................................................................................. 124

         9.1.1. MOVX Instruction and Program Memory ................................................ 127
    9.2. Data Memory ................................................................................................... 127

         9.2.1. Internal RAM ........................................................................................... 128
         9.2.2. External RAM .......................................................................................... 128
10. External Data Memory Interface and On-Chip XRAM ....................................... 130
    10.1. Accessing XRAM........................................................................................... 130
         10.1.1. 16-Bit MOVX Example .......................................................................... 130
         10.1.2. 8-Bit MOVX Example ............................................................................ 130
    10.2. Configuring the External Memory Interface ................................................... 131
    10.3. Port Configuration.......................................................................................... 131
    10.4. Multiplexed and Non-Multiplexed Selection................................................... 135
         10.4.1. Multiplexed Configuration...................................................................... 135
         10.4.2. Non-Multiplexed Configuration.............................................................. 135
    10.5. Memory Mode Selection................................................................................ 136
         10.5.1. Internal XRAM Only .............................................................................. 137
         10.5.2. Split Mode without Bank Select............................................................. 137
         10.5.3. Split Mode with Bank Select.................................................................. 137
         10.5.4. External Only......................................................................................... 137
    10.6. Timing .......................................................................................................... 138
         10.6.1. Non-Multiplexed Mode .......................................................................... 140
         10.6.2. Multiplexed Mode .................................................................................. 143
11. Direct Memory Access (DMA0)........................................................................... 147
    11.1. DMA0 Architecture ........................................................................................ 148
    11.2. DMA0 Arbitration ........................................................................................... 149

4          Rev. 0.3
          Si102x/3x

         11.2.1. DMA0 Memory Access Arbitration ........................................................ 149
         11.2.2. DMA0 Channel Arbitration .................................................................... 149
    11.3. DMA0 Operation in Low Power Modes ......................................................... 149
    11.4. Transfer Configuration................................................................................... 150
12. Cyclic Redundancy Check Unit (CRC0)............................................................. 161
    12.1. 16-bit CRC Algorithm..................................................................................... 161
    12.3. Preparing for a CRC Calculation ................................................................... 164
    12.4. Performing a CRC Calculation ...................................................................... 164
    12.5. Accessing the CRC0 Result .......................................................................... 164
    12.6. CRC0 Bit Reverse Feature............................................................................ 168
13. DMA-Enabled Cyclic Redundancy Check Module (CRC1)............................... 169
    13.1. Polynomial Specification................................................................................ 169
    13.2. Endianness.................................................................................................... 170
    13.3. CRC Seed Value ........................................................................................... 171
    13.4. Inverting the Final Value................................................................................ 171
    13.5. Flipping the Final Value ................................................................................. 171
    13.6. Using CRC1 with SFR Access ...................................................................... 172
    13.7. Using the CRC1 module with the DMA ......................................................... 172
14. Advanced Encryption Standard (AES) Peripheral ............................................ 176
    14.1. Hardware Description .................................................................................... 177
         14.1.1. AES Encryption/Decryption Core .......................................................... 178
         14.1.2. Data SFRs............................................................................................. 178
         14.1.3. Configuration sfrs .................................................................................. 179
         14.1.4. Input Multiplexer.................................................................................... 179
         14.1.5. Output Multiplexer ................................................................................. 179
         14.1.6. Internal State Machine .......................................................................... 179
    14.2. Key Inversion................................................................................................. 180
         14.2.1. Key Inversion using DMA...................................................................... 181
         14.2.2. Key Inversion using SFRs..................................................................... 182
         14.2.3. Extended Key Output Byte Order.......................................................... 183
         14.2.4. Using the DMA to unwrap the extended Key ........................................ 184
    14.3. AES Block Cipher .......................................................................................... 185
    14.4. AES Block Cipher Data Flow......................................................................... 186
         14.4.1. AES Block Cipher Encryption using DMA ............................................. 187
         14.4.2. AES Block Cipher Encryption using SFRs ............................................ 188
    14.5. AES Block Cipher Decryption........................................................................ 189
         14.5.1. AES Block Cipher Decryption using DMA............................................. 189
         14.5.2. AES Block Cipher Decryption using SFRs............................................ 190
    14.6. Block Cipher Modes ...................................................................................... 191
         14.6.1. Cipher Block Chaining Mode................................................................. 191
         14.6.2. CBC Encryption Initialization Vector Location....................................... 193
         14.6.3. CBC Encryption using DMA .................................................................. 193
         14.6.4. CBC Decryption .................................................................................... 196
         14.6.5. Counter Mode ....................................................................................... 199
         14.6.6. CTR Encryption using DMA .................................................................. 201

Rev. 0.3  5
Si102x/3x

15. Encoder/Decoder ................................................................................................. 208
    15.1. Manchester Encoding.................................................................................... 209
    15.2. Manchester Decoding.................................................................................... 210
    15.3. Three-out-of-Six Encoding............................................................................ 211
    15.4. Three-out-of-Six Decoding ............................................................................ 212
    15.5. Encoding/Decoding with SFR Access ........................................................... 213
    15.6. Decoder Error Interrupt.................................................................................. 213
    15.7. Using the ENC0 module with the DMA.......................................................... 214

16. Special Function Registers................................................................................. 217
    16.1. SFR Paging ................................................................................................... 217
    16.2. Interrupts and SFR Paging ............................................................................ 217
    16.3. SFR Page Stack Example ............................................................................. 219

17. Interrupt Handler.................................................................................................. 238
    17.1. Enabling Interrupt Sources ............................................................................ 238
    17.2. MCU Interrupt Sources and Vectors.............................................................. 238
    17.3. Interrupt Priorities .......................................................................................... 239
    17.4. Interrupt Latency............................................................................................ 239
    17.5. Interrupt Register Descriptions ...................................................................... 241
    17.6. External Interrupts INT0 and INT1................................................................. 248

18. Flash Memory....................................................................................................... 250
    18.1. Programming the Flash Memory ................................................................... 250
         18.1.1. Flash Lock and Key Functions .............................................................. 250
         18.1.2. Flash Erase Procedure ......................................................................... 250
         18.1.3. Flash Write Procedure .......................................................................... 251
         18.1.4. Flash Write Optimization ....................................................................... 252
    18.2. Non-volatile Data Storage ............................................................................. 253
    18.3. Security Options ............................................................................................ 253
    18.4. Determining the Device Part Number at Run Time ....................................... 255
    18.5. Flash Write and Erase Guidelines ................................................................. 256
         18.5.1. VDD Maintenance and the VDD Monitor .............................................. 256
         18.5.2. PSWE Maintenance .............................................................................. 258
         18.5.3. System Clock ........................................................................................ 258
    18.6. Minimizing Flash Read Current ..................................................................... 259

19. Power Management ............................................................................................. 264
    19.1. Normal Mode ................................................................................................. 265
    19.2. Idle Mode....................................................................................................... 265
    19.3. Stop Mode ..................................................................................................... 266
    19.4. Low Power Idle Mode .................................................................................... 266
    19.5. Suspend Mode .............................................................................................. 270
    19.6. Sleep Mode ................................................................................................... 270
    19.7. Configuring Wakeup Sources........................................................................ 271
    19.8. Determining the Event that Caused the Last Wakeup................................... 271
    19.9. Power Management Specifications ............................................................... 275

20. On-Chip DC-DC Buck Converter (DC0).............................................................. 276
    20.1. Startup Behavior............................................................................................ 277

6          Rev. 0.3
          Si102x/3x

    20.4. Optimizing Board Layout ............................................................................... 278
    20.5. Selecting the Optimum Switch Size............................................................... 278
    20.6. DC-DC Converter Clocking Options .......................................................... 278
    20.7. Bypass Mode................................................................................................. 279
    20.8. DC-DC Converter Register Descriptions ....................................................... 279
    20.9. DC-DC Converter Specifications ................................................................... 283
21. Voltage Regulator (VREG0)................................................................................. 284
    21.1. Voltage Regulator Electrical Specifications ................................................... 284
22. Reset Sources ...................................................................................................... 285
    22.1. Power-On Reset ............................................................................................ 286
    22.2. Power-Fail Reset ........................................................................................... 287
    22.3. External Reset ............................................................................................... 290
    22.4. Missing Clock Detector Reset ....................................................................... 290
    22.5. Comparator0 Reset ....................................................................................... 290
    22.6. PCA Watchdog Timer Reset ......................................................................... 290
    22.7. Flash Error Reset .......................................................................................... 291
    22.8. SmaRTClock (Real Time Clock) Reset ......................................................... 291
    22.9. Software Reset .............................................................................................. 291
23. Clocking Sources................................................................................................. 293
    23.1. Programmable Precision Internal Oscillator .................................................. 294
    23.2. Low Power Internal Oscillator........................................................................ 294
    23.3. External Oscillator Drive Circuit..................................................................... 294

         23.3.1. External Crystal Mode........................................................................... 294
         23.3.2. External RC Mode................................................................................. 296
         23.3.3. External Capacitor Mode....................................................................... 297
         23.3.4. External CMOS Clock Mode ................................................................. 297
    23.4. Special Function Registers for Selecting and

            Configuring the System Clock ....................................................................... 298
24. SmaRTClock (Real Time Clock).......................................................................... 302

    24.1. SmaRTClock Interface .................................................................................. 303
         24.1.1. SmaRTClock Lock and Key Functions.................................................. 304
         24.1.2. Using RTC0ADR and RTC0DAT to Access SmaRTClock
                   Internal Registers ................................................................................. 304
         24.1.3. SmaRTClock Interface Autoread Feature ............................................. 304
         24.1.4. RTC0ADR Autoincrement Feature........................................................ 304

    24.2. SmaRTClock Clocking Sources .................................................................... 307
         24.2.1. Using the SmaRTClock Oscillator with a Crystal or
                   External CMOS Clock ........................................................................... 307
         24.2.2. Using the SmaRTClock Oscillator in Self-Oscillate Mode..................... 308
         24.2.3. Using the Low Frequency Oscillator (LFO) ........................................... 308
         24.2.4. Programmable Load Capacitance......................................................... 308
         24.2.5. Automatic Gain Control (Crystal Mode Only) and
                   SmaRTClock Bias Doubling ................................................................. 309
         24.2.6. Missing SmaRTClock Detector ............................................................. 311
         24.2.7. SmaRTClock Oscillator Crystal Valid Detector ..................................... 311

Rev. 0.3  7
Si102x/3x

    24.3. SmaRTClock Timer and Alarm Function ....................................................... 311
         24.3.1. Setting and Reading the SmaRTClock Timer Value ............................. 311
         24.3.2. Setting a SmaRTClock Alarm ............................................................... 312
         24.3.3. Software Considerations for using the
                   SmaRTClock Timer and Alarm ............................................................. 312

25. Low-Power Pulse Counter .................................................................................. 319
    25.1. Counting Modes ............................................................................................ 320
    25.2. Reed Switch Types........................................................................................ 321
    25.3. Programmable Pull-Up Resistors .................................................................. 322
    25.4. Automatic Pull-Up Resistor Calibration ......................................................... 324
    25.5. Sample Rate.................................................................................................. 324
    25.6. Debounce ...................................................................................................... 324
    25.7. Reset Behavior .............................................................................................. 325
    25.8. Wake up and Interrupt Sources..................................................................... 325
    25.9. Real-Time Register Access ........................................................................... 326
    25.10. Advanced Features ..................................................................................... 326
         25.10.1. Quadrature Error ................................................................................. 326
         25.10.2. Flutter Detection.................................................................................. 327

26. LCD Segment Driver (Si102x Only) .................................................................... 341
    26.1. Configuring the LCD Segment Driver ............................................................ 341
    26.2. Mapping Data Registers to LCD Pins............................................................ 342
    26.3. LCD Contrast Adjustment.............................................................................. 345
         26.3.1. Contrast Control Mode 1 (Bypass Mode).............................................. 345
         26.3.2. Contrast Control Mode 2 (Minimum Contrast Mode) ............................ 346
         26.3.3. Contrast Control Mode 3 (Constant Contrast Mode)............................. 346
         26.3.4. Contrast Control Mode 4 (Auto-Bypass Mode) ..................................... 347
    26.4. Adjusting the VBAT Monitor Threshold ......................................................... 351
    26.5. Setting the LCD Refresh Rate ....................................................................... 352
    26.6. Blinking LCD Segments................................................................................. 353
    26.7. Advanced LCD Optimizations........................................................................ 355

27. Port Input/Output ................................................................................................. 358
    27.1. Port I/O Modes of Operation.......................................................................... 359
         27.1.1. Port Pins Configured for Analog I/O...................................................... 359
         27.1.2. Port Pins Configured For Digital I/O...................................................... 359
         27.1.3. Interfacing Port I/O to High Voltage Logic............................................. 360
         27.1.4. Increasing Port I/O Drive Strength ........................................................ 360
    27.2. Assigning Port I/O Pins to Analog and Digital Functions............................... 360
         27.2.1. Assigning Port I/O Pins to Analog Functions ........................................ 360
         27.2.2. Assigning Port I/O Pins to Digital Functions.......................................... 361
         27.2.3. Assigning Port I/O Pins to External Digital Event Capture Functions ... 361
    27.3. Priority Crossbar Decoder ............................................................................. 362
    27.4. Port Match ..................................................................................................... 368
    27.5. Special Function Registers for Accessing and Configuring Port I/O ............. 370

28. SMBus................................................................................................................... 388
    28.1. Supporting Documents .................................................................................. 389

8          Rev. 0.3
          Si102x/3x

    28.2. SMBus Configuration..................................................................................... 389
    28.3. SMBus Operation .......................................................................................... 389

         28.3.1. Transmitter Vs. Receiver....................................................................... 390
         28.3.2. Arbitration.............................................................................................. 390
         28.3.3. Clock Low Extension............................................................................. 390
         28.3.4. SCL Low Timeout.................................................................................. 390
         28.3.5. SCL High (SMBus Free) Timeout ......................................................... 391
    28.4. Using the SMBus........................................................................................... 391
         28.4.1. SMBus Configuration Register.............................................................. 391
         28.4.2. SMB0CN Control Register .................................................................... 395
         28.4.3. Hardware Slave Address Recognition .................................................. 397
         28.4.4. Data Register ........................................................................................ 400
    28.5. SMBus Transfer Modes................................................................................. 400
         28.5.1. Write Sequence (Master) ...................................................................... 400
         28.5.2. Read Sequence (Master) ...................................................................... 401
         28.5.3. Write Sequence (Slave) ........................................................................ 402
         28.5.4. Read Sequence (Slave) ........................................................................ 403
    28.6. SMBus Status Decoding................................................................................ 404
29. UART0 ................................................................................................................... 409
    29.1. Enhanced Baud Rate Generation.................................................................. 410
    29.2. Operational Modes ........................................................................................ 411
         29.2.1. 8-Bit UART ............................................................................................ 411
         29.2.2. 9-Bit UART ............................................................................................ 411
    29.3. Multiprocessor Communications ................................................................... 412
30. Enhanced Serial Peripheral Interface (SPI0) ..................................................... 418
    30.1. Signal Descriptions........................................................................................ 419
         30.1.1. Master Out, Slave In (MOSI)................................................................. 419
         30.1.2. Master In, Slave Out (MISO)................................................................. 419
         30.1.3. Serial Clock (SCK) ................................................................................ 419
         30.1.4. Slave Select (NSS) ............................................................................... 419
    30.2. SPI0 Master Mode Operation ........................................................................ 419
    30.3. SPI0 Slave Mode Operation .......................................................................... 421
    30.4. SPI0 Interrupt Sources .................................................................................. 422
    30.5. Serial Clock Phase and Polarity .................................................................... 422
    30.6. SPI Special Function Registers ..................................................................... 424
31. EZRadioPRO� Serial Interface ........................................................................... 431
    31.1. Signal Descriptions........................................................................................ 432
         31.1.1. Master Out, Slave In (MOSI)................................................................. 432
         31.1.2. Master In, Slave Out (MISO)................................................................. 432
         31.1.3. Serial Clock (SCK) ................................................................................ 432
         31.1.4. Slave Select (NSS) ............................................................................... 432
    31.2. SPI1 Master Mode Operation ........................................................................ 433
    31.3. SPI Slave Operation on the EZRadioPRO Peripheral Side........................... 433
    31.4. SPI1 Interrupt Sources .................................................................................. 433
    31.5. Serial Clock Phase and Polarity .................................................................... 434

Rev. 0.3  9
Si102x/3x

    31.6. Using SPI1 with the DMA .............................................................................. 435
    31.7. Master Mode SPI1 DMA Transfers................................................................ 435
    31.8. Master Mode Bidirectional Data Transfer ...................................................... 435
    31.9. Master Mode Unidirectional Data Transfer.................................................... 437
    31.10. SPI Special Function Registers ................................................................... 437
32. EZRadioPRO� 240�960 MHz Transceiver.......................................................... 443
    32.1. EZRadioPRO Operating Modes .................................................................... 444

         32.1.1. Operating Mode Control ....................................................................... 445
    32.2. Interrupts ...................................................................................................... 447
    32.3. System Timing............................................................................................... 448

         32.3.1. Frequency Control................................................................................. 449
         32.3.2. Frequency Programming....................................................................... 449
         32.3.3. Easy Frequency Programming for FHSS.............................................. 451
         32.3.4. Automatic State Transition for Frequency Change ............................... 452
         32.3.5. Frequency Deviation ............................................................................. 452
         32.3.6. Frequency Offset Adjustment................................................................ 453
         32.3.7. Automatic Frequency Control (AFC) ..................................................... 453
         32.3.8. TX Data Rate Generator ....................................................................... 455
    32.4. Modulation Options........................................................................................ 455
         32.4.1. Modulation Type.................................................................................... 455
         32.4.2. Modulation Data Source........................................................................ 456
         32.4.3. PN9 Mode ............................................................................................. 460
    32.5. Internal Functional Blocks ............................................................................. 460
         32.5.1. RX LNA ................................................................................................. 460
         32.5.2. RX I-Q Mixer ......................................................................................... 460
         32.5.3. Programmable Gain Amplifier ............................................................... 460
         32.5.4. ADC ..................................................................................................... 461
         32.5.5. Digital Modem ....................................................................................... 461
         32.5.6. Synthesizer ........................................................................................... 462
         32.5.7. Power Amplifier ..................................................................................... 463
         32.5.8. Crystal Oscillator ................................................................................... 464
         32.5.9. Regulators............................................................................................. 464
    32.6. Data Handling and Packet Handler ............................................................... 465
         32.6.1. RX and TX FIFOs.................................................................................. 465
         32.6.2. Packet Configuration............................................................................. 466
         32.6.3. Packet Handler TX Mode ...................................................................... 467
         32.6.4. Packet Handler RX Mode...................................................................... 467
         32.6.5. Data Whitening, Manchester Encoding, and CRC ................................ 469
         32.6.6. Preamble Detector ................................................................................ 470
         32.6.7. Preamble Length................................................................................... 470
         32.6.8. Invalid Preamble Detector..................................................................... 471
         32.6.9. Synchronization Word Configuration..................................................... 471
         32.6.10. Receive Header Check ....................................................................... 472
         32.6.11. TX Retransmission and Auto TX......................................................... 472
    32.7. RX Modem Configuration .............................................................................. 473

10         Rev. 0.3
          Si102x/3x

         32.7.1. Modem Settings for FSK and GFSK ..................................................... 473
    32.8. Auxiliary Functions ........................................................................................ 473

         32.8.1. Smart Reset .......................................................................................... 473
         32.8.2. Output Clock ......................................................................................... 474
         32.8.3. General Purpose ADC .......................................................................... 475
         32.8.4. Temperature Sensor ............................................................................. 476
         32.8.5. Low Battery Detector............................................................................. 478
         32.8.6. Wake-Up Timer and 32 kHz Clock Source ........................................... 479
         32.8.7. Low Duty Cycle Mode ........................................................................... 481
         32.8.8. GPIO Configuration............................................................................... 482
         32.8.9. Antenna Diversity .................................................................................. 483
         32.8.10. RSSI and Clear Channel Assessment ................................................ 483
    32.9. Reference Design.......................................................................................... 484
    32.10. Application Notes and Reference Designs .................................................. 487
    32.11. Customer Support ....................................................................................... 487
    32.12. Register Table and Descriptions ................................................................. 488
    32.13. Required Changes to Default Register Values............................................ 490
33. Timers ................................................................................................................... 491
    33.1. Timer 0 and Timer 1 ...................................................................................... 493
         33.1.1. Mode 0: 13-bit Counter/Timer ............................................................... 493
         33.1.2. Mode 1: 16-bit Counter/Timer ............................................................... 494
         33.1.3. Mode 2: 8-bit Counter/Timer with Auto-Reload..................................... 494
         33.1.4. Mode 3: Two 8-bit Counter/Timers (Timer 0 Only)................................ 495
    33.2. Timer 2 .......................................................................................................... 501
         33.2.1. 16-bit Timer with Auto-Reload............................................................... 501
         33.2.2. 8-bit Timers with Auto-Reload............................................................... 502
         33.2.3. Comparator 0/SmaRTClock Capture Mode .......................................... 502
    33.3. Timer 3 .......................................................................................................... 507
         33.3.1. 16-bit Timer with Auto-Reload............................................................... 507
         33.3.2. 8-Bit Timers with Auto-Reload .............................................................. 508
         33.3.3. SmaRTClock/External Oscillator Capture Mode ................................... 508
34. Programmable Counter Array............................................................................. 513
    34.1. PCA Counter/Timer ....................................................................................... 514
    34.2. PCA0 Interrupt Sources................................................................................. 515
    34.3. Capture/Compare Modules ........................................................................... 516
         34.3.1. Edge-triggered Capture Mode............................................................... 517
         34.3.2. Software Timer (Compare) Mode.......................................................... 518
         34.3.3. High-Speed Output Mode ..................................................................... 519
         34.3.4. Frequency Output Mode ....................................................................... 520
         34.3.5. 8-Bit, 9-Bit, 10-Bit and 11-Bit Pulse Width Modulator Modes.............. 521
         34.3.6. 16-Bit Pulse Width Modulator Mode..................................................... 523
    34.4. Watchdog Timer Mode .................................................................................. 524
         34.4.1. Watchdog Timer Operation ................................................................... 524
         34.4.2. Watchdog Timer Usage ........................................................................ 525
    34.5. Register Descriptions for PCA0..................................................................... 527

Rev. 0.3  11
Si102x/3x

35. C2 Interface .......................................................................................................... 533
    35.1. C2 Interface Registers................................................................................... 533
    35.2. C2 Pin Sharing .............................................................................................. 536

Contact Information .................................................................................................. 538

12  Rev. 0.3
                                                         Si102x/3x

List of Figures

    Figure 1.1. Si102x Block Diagram ........................................................................... 28
    Figure 1.2. Si103x Block Diagram ........................................................................... 28
    Figure 1.3. Si102x/3x RX/TX Direct-tie Application Example .................................. 29
    Figure 1.4. Si102x/3x Antenna Diversity Application Example ................................ 29
    Figure 1.5. Port I/O Functional Block Diagram ........................................................ 31
    Figure 1.6. PCA Block Diagram ............................................................................... 32
    Figure 1.7. ADC0 Functional Block Diagram ........................................................... 33
    Figure 1.8. ADC0 Multiplexer Block Diagram .......................................................... 34
    Figure 1.9. Comparator 0 Functional Block Diagram .............................................. 35
    Figure 1.10. Comparator 1 Functional Block Diagram ............................................ 35
    Figure 3.1. LGA-85 Pinout Diagram (Top View) ...................................................... 45
    Figure 3.2. LGA-85 Package Drawing ..................................................................... 46
    Figure 3.3. LGA-85 Land Pattern ............................................................................ 48
    Figure 4.1. Frequency Sensitivity (External CMOS Clock, 25�C) ............................ 56
    Figure 4.2. Typical VOH Curves, 1.8�3.8 V ............................................................ 58
    Figure 4.3. Typical VOL Curves, 1.8�3.8 V ............................................................. 59
    Figure 5.1. ADC0 Functional Block Diagram ........................................................... 78
    Figure 5.2. 10-Bit ADC Track and Conversion Example Timing

                   (BURSTEN = 0) ..................................................................................... 81
    Figure 5.3. Burst Mode Tracking Example with Repeat Count Set to 4 .................. 82
    Figure 5.4. ADC0 Equivalent Input Circuits ............................................................. 83
    Figure 5.5. ADC Window Compare Example: Right-Justified

                   Single-Ended Data ................................................................................ 94
    Figure 5.6. ADC Window Compare Example: Left-Justified

                   Single-Ended Data ................................................................................ 94
    Figure 5.7. ADC0 Multiplexer Block Diagram .......................................................... 95
    Figure 5.8. Temperature Sensor Transfer Function ................................................ 97
    Figure 5.9. Temperature Sensor Error with 1-Point Calibration

                   (VREF = 1.68 V) ..................................................................................... 98
    Figure 5.10. Voltage Reference Functional Block Diagram ................................... 100
    Figure 6.1. Comparator 0 Functional Block Diagram ............................................ 103
    Figure 6.2. Comparator 1 Functional Block Diagram ............................................ 104
    Figure 6.3. Comparator Hysteresis Plot ................................................................ 105
    Figure 7.1. CPn Multiplexer Block Diagram ........................................................... 112
    Figure 8.1. CIP-51 Block Diagram ......................................................................... 115
    Figure 9.1. Si102x/3x Memory Map ....................................................................... 124
    Figure 9.2. Flash Program Memory Map ............................................................... 125
    Figure 9.3. Address Memory Map for Instruction Fetches ..................................... 126
    Figure 10.1. Multiplexed Configuration Example ................................................... 135
    Figure 10.2. Non-Multiplexed Configuration Example ........................................... 136
    Figure 10.3. EMIF Operating Modes ..................................................................... 136
    Figure 10.4. Non-Multiplexed 16-bit MOVX Timing ............................................... 140
    Figure 10.5. Non-Multiplexed 8-bit MOVX without Bank Select Timing ................ 141

Rev. 0.3  13
Si102x/3x

    Figure 10.6. Non-Multiplexed 8-bit MOVX with Bank Select Timing ..................... 142
    Figure 10.7. Multiplexed 16-bit MOVX Timing ....................................................... 143
    Figure 10.8. Multiplexed 8-bit MOVX without Bank Select Timing ........................ 144
    Figure 10.9. Multiplexed 8-bit MOVX with Bank Select Timing ............................. 145
    Figure 11.1. DMA0 Block Diagram ........................................................................ 148
    Figure 12.1. CRC0 Block Diagram ........................................................................ 161
    Figure 12.2. Bit Reverse Register ......................................................................... 168
    Figure 13.1. Polynomial Representation ............................................................... 169
    Figure 14.1. AES Peripheral Block Diagram ......................................................... 177
    Figure 14.2. Key Inversion Data Flow ................................................................... 180
    Figure 14.3. AES Block Cipher Data Flow ............................................................. 186
    Figure 14.4. Cipher Block Chaining Mode ............................................................. 191
    Figure 14.5. CBC Encryption Data Flow ................................................................ 192
    Figure 14.6. CBC Decryption Data Flow ............................................................... 196
    Figure 14.7. Counter Mode .................................................................................... 199
    Figure 14.8. Counter Mode Data Flow .................................................................. 200
    Figure 16.1. SFR Page Stack ................................................................................ 218
    Figure 16.2. SFR Page Stack While Using SFR Page 0x0

                     To Access SMB0ADR ....................................................................... 219
    Figure 16.3. SFR Page Stack After SPI0 Interrupt Occurs .................................... 220
    Figure 16.4. SFR Page Stack Upon PCA Interrupt Occurring

                     During a SPI0 ISR ............................................................................. 221
    Figure 16.5. SFR Page Stack Upon Return From PCA Interrupt .......................... 222
    Figure 16.6. SFR Page Stack Upon Return From SPI0 Interrupt .......................... 223
    Figure 18.1. Flash Security Example ..................................................................... 253
    Figure 19.1. Si102x/3x Power Distribution ............................................................ 265
    Figure 19.2. Clock Tree Distribution ...................................................................... 266
    Figure 20.1. Step Down DC-DC Buck Converter Block Diagram .......................... 276
    Figure 22.1. Reset Sources ................................................................................... 285
    Figure 22.2. Power-On Reset Timing Diagram ..................................................... 286
    Figure 23.1. Clocking Sources Block Diagram ...................................................... 293
    Figure 23.2. 25 MHz External Crystal Example ..................................................... 295
    Figure 24.1. SmaRTClock Block Diagram ............................................................. 302
    Figure 24.2. Interpreting Oscillation Robustness (Duty Cycle) Test Results ......... 310
    Figure 25.1. Pulse Counter Block Diagram ........................................................... 319
    Figure 25.2. Mode Examples ................................................................................. 320
    Figure 25.3. Reed Switch Configurations .............................................................. 321
    Figure 25.4. Debounce Timing .............................................................................. 325
    Figure 25.5. Flutter Example ................................................................................. 327
    Figure 26.1. LCD Segment Driver Block Diagram ................................................. 341
    Figure 26.2. LCD Data Register to LCD Pin Mapping ........................................... 343
    Figure 26.3. Contrast Control Mode 1 ................................................................... 345
    Figure 26.4. Contrast Control Mode 2 ................................................................... 346
    Figure 26.5. Contrast Control Mode 3 ................................................................... 346
    Figure 26.6. Contrast Control Mode 4 ................................................................... 347

14         Rev. 0.3
          Si102x/3x

Figure 27.1. Port I/O Functional Block Diagram .................................................... 358
Figure 27.2. Port I/O Cell Block Diagram .............................................................. 359
Figure 27.3. Crossbar Priority Decoder with No Pins Skipped .............................. 363
Figure 27.4. Crossbar Priority Decoder with Crystal Pins Skipped ....................... 364
Figure 28.1. SMBus Block Diagram ...................................................................... 388
Figure 28.2. Typical SMBus Configuration ............................................................ 389
Figure 28.3. SMBus Transaction ........................................................................... 390
Figure 28.4. Typical SMBus SCL Generation ........................................................ 392
Figure 28.5. Typical Master Write Sequence ........................................................ 401
Figure 28.6. Typical Master Read Sequence ........................................................ 402
Figure 28.7. Typical Slave Write Sequence .......................................................... 403
Figure 28.8. Typical Slave Read Sequence .......................................................... 404
Figure 29.1. UART0 Block Diagram ...................................................................... 409
Figure 29.2. UART0 Baud Rate Logic ................................................................... 410
Figure 29.3. UART Interconnect Diagram ............................................................. 411
Figure 29.4. 8-Bit UART Timing Diagram .............................................................. 411
Figure 29.5. 9-Bit UART Timing Diagram .............................................................. 412
Figure 29.6. UART Multi-Processor Mode Interconnect Diagram ......................... 413
Figure 30.1. SPI Block Diagram ............................................................................ 418
Figure 30.2. Multiple-Master Mode Connection Diagram ...................................... 421
Figure 30.3. 3-Wire Single Master and 3-Wire Single Slave Mode

                Connection Diagram .......................................................................... 421
Figure 30.4. 4-Wire Single Master Mode and 4-Wire Slave Mode

                Connection Diagram .......................................................................... 421
Figure 30.5. Master Mode Data/Clock Timing ....................................................... 423
Figure 30.6. Slave Mode Data/Clock Timing (CKPHA = 0) ................................... 423
Figure 30.7. Slave Mode Data/Clock Timing (CKPHA = 1) ................................... 424
Figure 30.8. SPI Master Timing (CKPHA = 0) ....................................................... 428
Figure 30.9. SPI Master Timing (CKPHA = 1) ....................................................... 428
Figure 30.10. SPI Slave Timing (CKPHA = 0) ....................................................... 429
Figure 30.11. SPI Slave Timing (CKPHA = 1) ....................................................... 429
Figure 31.1. SPI Block Diagram ............................................................................ 431
Figure 31.2. Master Mode Data/Clock Timing ....................................................... 434
Figure 31.3. SPI Master Timing (CKPHA = 0) ....................................................... 441
Figure 32.1. State Machine Diagram ..................................................................... 445
Figure 32.2. TX Timing .......................................................................................... 448
Figure 32.3. RX Timing .......................................................................................... 449
Figure 32.4. Frequency Deviation ......................................................................... 452
Figure 32.5. Sensitivity at 1% PER vs. Carrier Frequency Offset ......................... 454
Figure 32.6. FSK vs. GFSK Spectrums ................................................................. 456
Figure 32.7. Direct Synchronous Mode Example .................................................. 459
Figure 32.8. Direct Asynchronous Mode Example ................................................ 459
Figure 32.9. Microcontroller Connections .............................................................. 460
Figure 32.10. PLL Synthesizer Block Diagram ...................................................... 462
Figure 32.11. FIFO Thresholds ............................................................................. 465

Rev. 0.3  15
Si102x/3x

    Figure 32.12. Packet Structure .............................................................................. 466
    Figure 32.13. Multiple Packets in TX Packet Handler ........................................... 467
    Figure 32.14. Required RX Packet Structure with Packet Handler Disabled ........ 467
    Figure 32.15. Multiple Packets in RX Packet Handler ........................................... 468
    Figure 32.16. Multiple Packets in RX with CRC or Header Error .......................... 468
    Figure 32.17. Operation of Data Whitening, Manchester Encoding,

                       and CRC ......................................................................................... 470
    Figure 32.18. Manchester Coding Example .......................................................... 470
    Figure 32.19. Header ............................................................................................. 472
    Figure 32.20. POR Glitch Parameters ................................................................... 473
    Figure 32.21. General Purpose ADC Architecture ................................................ 476
    Figure 32.22. Temperature Ranges using ADC8 .................................................. 478
    Figure 32.23. WUT Interrupt and WUT Operation ................................................. 481
    Figure 32.24. Low Duty Cycle Mode ..................................................................... 482
    Figure 32.25. RSSI Value vs. Input Power ............................................................ 484
    Figure 32.26. Si1024 Split RF TX/RX Direct-Tie

                       Reference Design--Schematic ....................................................... 485
    Figure 32.27. Si1020 Switch Matching Reference Design--Schematic ................ 486
    Figure 33.1. T0 Mode 0 Block Diagram ................................................................. 494
    Figure 33.2. T0 Mode 2 Block Diagram ................................................................. 495
    Figure 33.3. T0 Mode 3 Block Diagram ................................................................. 496
    Figure 33.4. Timer 2 16-Bit Mode Block Diagram ................................................. 501
    Figure 33.5. Timer 2 8-Bit Mode Block Diagram ................................................... 502
    Figure 33.6. Timer 2 Capture Mode Block Diagram .............................................. 503
    Figure 33.7. Timer 3 16-Bit Mode Block Diagram ................................................. 507
    Figure 33.8. Timer 3 8-Bit Mode Block Diagram ................................................... 508
    Figure 33.9. Timer 3 Capture Mode Block Diagram .............................................. 509
    Figure 34.1. PCA Block Diagram ........................................................................... 513
    Figure 34.2. PCA Counter/Timer Block Diagram ................................................... 515
    Figure 34.3. PCA Interrupt Block Diagram ............................................................ 516
    Figure 34.4. PCA Capture Mode Diagram ............................................................. 518
    Figure 34.5. PCA Software Timer Mode Diagram ................................................. 519
    Figure 34.6. PCA High-Speed Output Mode Diagram ........................................... 520
    Figure 34.7. PCA Frequency Output Mode ........................................................... 521
    Figure 34.8. PCA 8-Bit PWM Mode Diagram ........................................................ 522
    Figure 34.9. PCA 9, 10 and 11-Bit PWM Mode Diagram ...................................... 523
    Figure 34.10. PCA 16-Bit PWM Mode ................................................................... 524
    Figure 34.11. PCA Module 5 with Watchdog Timer Enabled ................................ 525
    Figure 35.1. Typical C2 Pin Sharing ...................................................................... 536

16  Rev. 0.3
                                                         Si102x/3x

List of Tables

    Table 2.1. Product Selection Guide ......................................................................... 36
    Table 3.1. Pin Definitions for the Si102x/3x ............................................................. 37
    Table 3.2. LGA-85 Package Dimensions ................................................................ 46
    Table 3.3. LGA-85 Land Pattern Dimensions .......................................................... 48
    Table 4.1. Absolute Maximum Ratings .................................................................... 50
    Table 4.2. Global Electrical Characteristics ............................................................. 51
    Table 4.3. Digital Supply Current at VBAT pin with DC-DC

                  Converter Enabled .................................................................................. 51
    Table 4.4. Digital Supply Current with DC-DC Converter Disabled ......................... 52
    Table 4.5. Port I/O DC Electrical Characteristics ..................................................... 57
    Table 4.6. Reset Electrical Characteristics .............................................................. 60
    Table 4.7. Power Management Electrical Specifications ......................................... 61
    Table 4.8. Flash Electrical Characteristics .............................................................. 61
    Table 4.9. Internal Precision Oscillator Electrical Characteristics ........................... 61
    Table 4.10. Internal Low-Power Oscillator Electrical Characteristics ...................... 61
    Table 4.11. SmaRTClock Characteristics ................................................................ 62
    Table 4.12. ADC0 Electrical Characteristics ............................................................ 62
    Table 4.13. Temperature Sensor Electrical Characteristics .................................... 63
    Table 4.14. Voltage Reference Electrical Characteristics ....................................... 64
    Table 4.15. IREF0 Electrical Characteristics ........................................................... 65
    Table 4.16. Comparator Electrical Characteristics .................................................. 66
    Table 4.17. VREG0 Electrical Characteristics ......................................................... 67
    Table 4.18. LCD0 Electrical Characteristics ............................................................ 68
    Table 4.19. PC0 Electrical Characteristics .............................................................. 68
    Table 4.20. DC0 (Buck Converter) Electrical Characteristics .................................. 69
    Table 4.21. DC Characteristics ................................................................................ 70
    Table 4.22. Synthesizer AC Electrical Characteristics ............................................ 71
    Table 4.23. Receiver AC Electrical Characteristics ................................................. 72
    Table 4.24. Transmitter AC Electrical Characteristics ............................................. 73
    Table 4.25. Auxiliary Block Specifications ............................................................... 74
    Table 4.26. Digital IO Specifications (nIRQ) ............................................................ 75
    Table 4.27. GPIO Specifications (GPIO_0, GPIO_1, and GPIO_2) ........................ 75
    Table 4.28. Absolute Maximum Ratings .................................................................. 76
    Table 5.1. Representative Conversion Times and Energy Consumption

                  for the SAR ADC with 1.65 V High-Speed VREF ................................... 85
    Table 8.1. CIP-51 Instruction Set Summary .......................................................... 117
    Table 10.1. EMIF Pinout ........................................................................................ 132
    Table 10.2. AC Parameters for External Memory Interface ................................... 146
    Table 12.1. Example 16-bit CRC Outputs ............................................................. 162
    Table 12.2. Example 32-bit CRC Outputs ............................................................. 164
    Table 14.1. Extended Key Output Byte Order ....................................................... 183
    Table 14.2. 192-Bit Key DMA Usage ..................................................................... 184
    Table 14.3. 256-bit Key DMA Usage ..................................................................... 184

Rev. 0.3  17
Si102x/3x

    Table 15.1. Encoder Input and Output Data Sizes ................................................ 208
    Table 15.2. Manchester Encoding ......................................................................... 209
    Table 15.3. Manchester Decoding ......................................................................... 210
    Table 15.4. Three-out-of-Six Encoding Nibble ...................................................... 211
    Table 15.5. Three-out-of-Six Decoding ................................................................. 212
    Table 16.1. SFR Map (0xC0�0xFF) ...................................................................... 228
    Table 16.2. SFR Map (0x80�0xBF) ....................................................................... 229
    Table 16.3. Special Function Registers ................................................................. 230
    Table 17.1. Interrupt Summary .............................................................................. 240
    Table 18.1. Flash Security Summary .................................................................... 254
    Table 19.1. Power Modes ...................................................................................... 264
    Table 20.1. IPeak Inductor Current Limit Settings ................................................. 277
    Table 23.1. Recommended XFCN Settings for Crystal Mode ............................... 295
    Table 23.2. Recommended XFCN Settings for RC and C modes ......................... 296
    Table 24.1. SmaRTClock Internal Registers ......................................................... 303
    Table 24.2. SmaRTClock Load Capacitance Settings .......................................... 309
    Table 24.3. SmaRTClock Bias Settings ................................................................ 310
    Table 25.1. Pull-Up Resistor Current ..................................................................... 322
    Table 25.2. Sample Rate Duty-Cycle Multiplier ..................................................... 322
    Table 25.3. Pull-Up Duty-Cycle Multiplier .............................................................. 322
    Table 25.4. Average Pull-Up Current (Sample Rate = 250 �s) ............................. 323
    Table 25.5. Average Pull-Up Current (Sample Rate = 500 �s) ............................. 323
    Table 25.6. Average Pull-Up Current (Sample Rate = 1 ms) ............................... 323
    Table 25.7. Average Pull-Up Current (Sample Rate = 2 ms) ................................ 323
    Table 26.1. Bit Configurations to select Contrast Control Modes .......................... 345
    Table 27.1. Port I/O Assignment for Analog Functions ......................................... 360
    Table 27.2. Port I/O Assignment for Digital Functions ........................................... 361
    Table 27.3. Port I/O Assignment for External Digital Event

                   Capture Functions .............................................................................. 361
    Table 28.1. SMBus Clock Source Selection .......................................................... 392
    Table 28.2. Minimum SDA Setup and Hold Times ................................................ 393
    Table 28.3. Sources for Hardware Changes to SMB0CN ..................................... 397
    Table 28.4. Hardware Address Recognition Examples (EHACK = 1) ................... 398
    Table 28.5. SMBus Status Decoding With Hardware ACK Generation

                   Disabled (EHACK = 0) ........................................................................ 405
    Table 28.6. SMBus Status Decoding With Hardware ACK Generation

                   Enabled (EHACK = 1) ......................................................................... 407
    Table 29.1. Timer Settings for Standard Baud Rates

                   Using The Internal 24.5 MHz Oscillator .............................................. 416
    Table 29.2. Timer Settings for Standard Baud Rates

                   Using an External 22.1184 MHz Oscillator ......................................... 416
    Table 30.1. SPI Slave Timing Parameters ............................................................ 430
    Table 31.1. SPI Timing Parameters ...................................................................... 441
    Table 32.1. EZRadioPRO Operating Modes ......................................................... 444
    Table 32.2. EZRadioPRO Operating Modes Response Time ............................... 445

18         Rev. 0.3
                                                      Si102x/3x

Table 32.3. Frequency Band Selection ................................................................. 450
Table 32.4. Packet Handler Registers ................................................................... 469
Table 32.5. Minimum Receiver Settling Time ........................................................ 471
Table 32.6. POR Parameters ................................................................................ 474
Table 32.7. Temperature Sensor Range ............................................................... 477
Table 32.8. Antenna Diversity Control ................................................................... 483
Table 32.9. EZRadioPRO Internal Register Descriptions ...................................... 488
Table 33.1. Timer 0 Running Modes ..................................................................... 493
Table 34.1. PCA Timebase Input Options ............................................................. 514
Table 34.2. PCA0CPM and PCA0PWM Bit Settings for PCA

               Capture/Compare Modules ................................................................ 516
Table 34.3. Watchdog Timer Timeout Intervals1 ................................................... 526

Rev. 0.3  19
Si102x/3x

List of Registers

SFR Definition 5.1. ADC0CN: ADC0 Control ................................................................ 86
SFR Definition 5.2. ADC0CF: ADC0 Configuration ...................................................... 87
SFR Definition 5.3. ADC0AC: ADC0 Accumulator Configuration ................................. 88
SFR Definition 5.4. ADC0PWR: ADC0 Burst Mode Power-Up Time ............................ 89
SFR Definition 5.5. ADC0TK: ADC0 Burst Mode Track Time ....................................... 90
SFR Definition 5.6. ADC0H: ADC0 Data Word High Byte ............................................ 91
SFR Definition 5.7. ADC0L: ADC0 Data Word Low Byte .............................................. 91
SFR Definition 5.8. ADC0GTH: ADC0 Greater-Than High Byte ................................... 92
SFR Definition 5.9. ADC0GTL: ADC0 Greater-Than Low Byte .................................... 92
SFR Definition 5.10. ADC0LTH: ADC0 Less-Than High Byte ...................................... 93
SFR Definition 5.11. ADC0LTL: ADC0 Less-Than Low Byte ........................................ 93
SFR Definition 5.12. ADC0MX: ADC0 Input Channel Select ........................................ 96
SFR Definition 5.13. TOFFH: Temperature Sensor Offset High Byte ........................... 99
SFR Definition 5.14. TOFFL: Temperature Sensor Offset Low Byte ............................ 99
SFR Definition 5.15. REF0CN: Voltage Reference Control ........................................ 102
SFR Definition 6.1. CPT0CN: Comparator 0 Control .................................................. 106
SFR Definition 6.2. CPT0MD: Comparator 0 Mode Selection .................................... 107
SFR Definition 6.3. CPT1CN: Comparator 1 Control .................................................. 108
SFR Definition 6.4. CPT1MD: Comparator 1 Mode Selection .................................... 109
SFR Definition 7.1. IREF0CN: Current Reference Control ......................................... 110
SFR Definition 7.2. IREF0CF: Current Reference Configuration ................................ 111
SFR Definition 7.3. CPT0MX: Comparator0 Input Channel Select ............................. 113
SFR Definition 7.4. CPT1MX: Comparator1 Input Channel Select ............................. 114
SFR Definition 8.1. DPL: Data Pointer Low Byte ........................................................ 121
SFR Definition 8.2. DPH: Data Pointer High Byte ....................................................... 121
SFR Definition 8.3. SP: Stack Pointer ......................................................................... 122
SFR Definition 8.4. ACC: Accumulator ....................................................................... 122
SFR Definition 8.5. B: B Register ................................................................................ 122
SFR Definition 8.6. PSW: Program Status Word ........................................................ 123
SFR Definition 9.1. PSBANK: Program Space Bank Select ....................................... 127
SFR Definition 10.1. EMI0CN: External Memory Interface Control ............................ 133
SFR Definition 10.2. EMI0CF: External Memory Configuration .................................. 134
SFR Definition 10.3. EMI0TC: External Memory Timing Control ................................ 139
SFR Definition 11.1. DMA0EN: DMA0 Channel Enable ............................................. 151
SFR Definition 11.2. DMA0INT: DMA0 Full-Length Interrupt ...................................... 152
SFR Definition 11.3. DMA0MINT: DMA0 Mid-Point Interrupt ..................................... 153
SFR Definition 11.4. DMA0BUSY: DMA0 Busy .......................................................... 154
SFR Definition 11.5. DMA0SEL: DMA0 Channel Select for Configuration ................. 155
SFR Definition 11.6. DMA0NMD: DMA Channel Mode .............................................. 156
SFR Definition 11.7. DMA0NCF: DMA Channel Configuration ................................... 157
SFR Definition 11.8. DMA0NBAH: Memory Base Address High Byte ........................ 158
SFR Definition 11.9. DMA0NBAL: Memory Base Address Low Byte ......................... 158
SFR Definition 11.10. DMA0NAOH: Memory Address Offset High Byte .................... 159

20  Rev. 0.3
          Si102x/3x

SFR Definition 11.11. DMA0NAOL: Memory Address Offset Low Byte ..................... 159
SFR Definition 11.12. DMA0NSZH: Transfer Size High Byte ..................................... 160
SFR Definition 11.13. DMA0NSZL: Memory Transfer Size Low Byte ........................ 160
SFR Definition 12.1. CRC0CN: CRC0 Control ........................................................... 165
SFR Definition 12.2. CRC0IN: CRC0 Data Input ........................................................ 166
SFR Definition 12.3. CRC0DAT: CRC0 Data Output .................................................. 166
SFR Definition 12.4. CRC0AUTO: CRC0 Automatic Control ...................................... 167
SFR Definition 12.5. CRC0CNT: CRC0 Automatic Flash Sector Count ..................... 167
SFR Definition 12.6. CRC0FLIP: CRC0 Bit Flip .......................................................... 168
SFR Definition 13.1. CRC1CN: CRC1 Control ........................................................... 173
SFR Definition 13.2. CRC1IN: CRC1 Data IN ............................................................ 174
SFR Definition 13.3. CRC1POLL: CRC1 Polynomial LSB .......................................... 174
SFR Definition 13.4. CRC1POLH: CRC1 Polynomial MSB ........................................ 174
SFR Definition 13.5. CRC1OUTL: CRC1 Output LSB ................................................ 175
SFR Definition 13.6. CRC1OUTH: CRC1 Output MSB .............................................. 175
SFR Definition 14.1. AES0BCFG: AES Block Configuration ...................................... 203
SFR Definition 14.2. AES0DCFG: AES Data Configuration ....................................... 204
SFR Definition 14.3. AES0BIN: AES Block Input ........................................................ 205
SFR Definition 14.4. AES0XIN: AES XOR Input ......................................................... 206
SFR Definition 14.5. AES0KIN: AES Key Input .......................................................... 206
SFR Definition 14.6. AES0YOUT: AES Y Output ....................................................... 207
SFR Definition 15.1. ENC0CN: Encoder Decoder 0 Control ...................................... 215
SFR Definition 15.2. ENC0L: ENC0 Data Low Byte ................................................... 216
SFR Definition 15.3. ENC0M: ENC0 Data Middle Byte .............................................. 216
SFR Definition 15.4. ENC0H: ENC0 Data High Byte .................................................. 216
SFR Definition 16.1. SFRPGCN: SFR Page Control .................................................. 224
SFR Definition 16.2. SFRPAGE: SFR Page ............................................................... 225
SFR Definition 16.3. SFRNEXT: SFR Next ................................................................ 226
SFR Definition 16.4. SFRLAST: SFR Last .................................................................. 227
SFR Definition 17.1. IE: Interrupt Enable .................................................................... 242
SFR Definition 17.2. IP: Interrupt Priority .................................................................... 243
SFR Definition 17.3. EIE1: Extended Interrupt Enable 1 ............................................ 244
SFR Definition 17.4. EIP1: Extended Interrupt Priority 1 ............................................ 245
SFR Definition 17.5. EIE2: Extended Interrupt Enable 2 ............................................ 246
SFR Definition 17.6. EIP2: Extended Interrupt Priority 2 ............................................ 247
SFR Definition 17.7. IT01CF: INT0/INT1 Configuration .............................................. 249
SFR Definition 18.1. DEVICEID: Device Identification ................................................ 255
SFR Definition 18.2. REVID: Revision Identification ................................................... 256
SFR Definition 18.3. PSCTL: Program Store R/W Control ......................................... 260
SFR Definition 18.4. FLKEY: Flash Lock and Key ...................................................... 261
SFR Definition 18.5. FLSCL: Flash Scale ................................................................... 262
SFR Definition 18.6. FLWR: Flash Write Only ............................................................ 262
SFR Definition 18.7. FRBCN: Flash Read Buffer Control ........................................... 263
SFR Definition 19.1. PCLKACT: Peripheral Active Clock Enable ............................... 267
SFR Definition 19.2. PCLKEN: Peripheral Clock Enable ............................................ 268

Rev. 0.3  21
Si102x/3x

SFR Definition 19.3. CLKMODE: Clock Mode ............................................................ 269
SFR Definition 19.4. PMU0CF: Power Management Unit Configuration ..................... 272
SFR Definition 19.5. PMU0FL: Power Management Unit Flag ................................... 273
SFR Definition 19.6. PMU0MD: Power Management Unit Mode ................................ 274
SFR Definition 19.7. PCON: Power Management Control Register ........................... 275
SFR Definition 20.1. DC0CN: DC-DC Converter Control ........................................... 280
SFR Definition 20.2. DC0CF: DC-DC Converter Configuration .................................. 281
SFR Definition 20.3. DC0MD: DC-DC Converter Mode .............................................. 282
SFR Definition 20.4. DC0RDY: DC-DC Converter Ready Indicator ........................... 283
SFR Definition 21.1. REG0CN: Voltage Regulator Control ........................................ 284
SFR Definition 22.1. VDM0CN: VDD Supply Monitor Control .................................... 289
SFR Definition 22.2. RSTSRC: Reset Source ............................................................ 292
SFR Definition 23.1. CLKSEL: Clock Select ............................................................... 298
SFR Definition 23.2. OSCICN: Internal Oscillator Control .......................................... 299
SFR Definition 23.3. OSCICL: Internal Oscillator Calibration ..................................... 300
SFR Definition 23.4. OSCXCN: External Oscillator Control ........................................ 301
SFR Definition 24.1. RTC0KEY: SmaRTClock Lock and Key .................................... 305
SFR Definition 24.2. RTC0ADR: SmaRTClock Address ............................................ 305
SFR Definition 24.3. RTC0DAT: SmaRTClock Data .................................................. 306
Internal Register Definition 24.4. RTC0CN: SmaRTClock Control ............................. 313
Internal Register Definition 24.5. RTC0XCN: SmaRTClock Oscillator Control ........... 314
Internal Register Definition 24.6. RTC0XCF: SmaRTClock

                                            Oscillator Configuration .......................................... 315
Internal Register Definition 24.7. RTC0CF: SmaRTClock Configuration .................... 316
Internal Register Definition 24.8. CAPTUREn: SmaRTClock Timer Capture ............. 317
Internal Register Definition 24.9. ALARM0Bn: SmaRTClock Alarm 0

                                            Match Value ............................................................ 317
Internal Register Definition 24.10. ALARM1Bn: SmaRTClock Alarm 1

                                             Match Value .......................................................... 318
Internal Register Definition 24.11. ALARM2Bn: SmaRTClock Alarm 2

                                            Match Value ............................................................ 318
SFR Definition 25.1. PC0MD: PC0 Mode Configuration ............................................. 328
SFR Definition 25.2. PC0PCF: PC0 Mode Pull-Up Configuration .............................. 329
SFR Definition 25.3. PC0TH: PC0 Threshold Configuration ....................................... 330
SFR Definition 25.4. PC0STAT: PC0 Status .............................................................. 331
SFR Definition 25.5. PC0DCH: PC0 Debounce Configuration High ........................... 332
SFR Definition 25.6. PC0DCL: PC0 Debounce Configuration Low ............................ 333
SFR Definition 25.7. PC0CTR0H: PC0 Counter 0 High (MSB) .................................. 334
SFR Definition 25.8. PC0CTR0M: PC0 Counter 0 Middle .......................................... 334
SFR Definition 25.9. PC0CTR0L: PC0 Counter 0 Low (LSB) ..................................... 334
SFR Definition 25.10. PC0CTR1H: PC0 Counter 1 High (MSB) ................................ 335
SFR Definition 25.11. PC0CTR1M: PC0 Counter 1 Middle ........................................ 335
SFR Definition 25.12. PC0CTR1L: PC0 Counter 1 Low (LSB) ................................... 335
SFR Definition 25.13. PC0CMP0H: PC0 Comparator 0 High (MSB) .......................... 336
SFR Definition 25.14. PC0CMP0M: PC0 Comparator 0 Middle ................................. 336

22         Rev. 0.3
          Si102x/3x

SFR Definition 25.15. PC0CMP0L: PC0 Comparator 0 Low (LSB) ............................ 336
SFR Definition 25.16. PC0CMP1H: PC0 Comparator 1 High (MSB) .......................... 337
SFR Definition 25.17. PC0CMP1M: PC0 Comparator 1 Middle ................................. 337
SFR Definition 25.18. PC0CMP1L: PC0 Comparator 1 Low (LSB) ............................ 337
SFR Definition 25.19. PC0HIST: PC0 History ............................................................ 338
SFR Definition 25.20. PC0INT0: PC0 Interrupt 0 ........................................................ 339
SFR Definition 25.21. PC0INT1: PC0 Interrupt 1 ........................................................ 340
SFR Definition 26.1. LCD0Dn: LCD0 Data ................................................................. 342
SFR Definition 26.2. LCD0CN: LCD0 Control Register .............................................. 344
SFR Definition 26.3. LCD0CNTRST: LCD0 Contrast Adjustment .............................. 348
SFR Definition 26.4. LCD0MSCN: LCD0 Master Control ........................................... 349
SFR Definition 26.5. LCD0MSCF: LCD0 Master Configuration .................................. 350
SFR Definition 26.6. LCD0PWR: LCD0 Power ........................................................... 350
SFR Definition 26.7. LCD0VBMCN: LCD0 VBAT Monitor Control ............................. 351
SFR Definition 26.8. LCD0CLKDIVH: LCD0 Refresh Rate Prescaler High Byte ........ 352
SFR Definition 26.9. LCD0CLKDIVL: LCD Refresh Rate Prescaler Low Byte ........... 352
SFR Definition 26.10. LCD0BLINK: LCD0 Blink Mask ................................................ 353
SFR Definition 26.11. LCD0TOGR: LCD0 Toggle Rate ............................................. 354
SFR Definition 26.12. LCD0CF: LCD0 Configuration ................................................. 355
SFR Definition 26.13. LCD0CHPCN: LCD0 Charge Pump Control ............................ 355
SFR Definition 26.14. LCD0CHPCF: LCD0 Charge Pump Configuration .................. 356
SFR Definition 26.15. LCD0CHPMD: LCD0 Charge Pump Mode .............................. 356
SFR Definition 26.16. LCD0BUFCN: LCD0 Buffer Control ......................................... 356
SFR Definition 26.17. LCD0BUFCF: LCD0 Buffer Configuration ............................... 357
SFR Definition 26.18. LCD0BUFMD: LCD0 Buffer Mode ........................................... 357
SFR Definition 26.19. LCD0VBMCF: LCD0 VBAT Monitor Configuration .................. 357
SFR Definition 27.1. XBR0: Port I/O Crossbar Register 0 .......................................... 365
SFR Definition 27.2. XBR1: Port I/O Crossbar Register 1 .......................................... 366
SFR Definition 27.3. XBR2: Port I/O Crossbar Register 2 .......................................... 367
SFR Definition 27.4. P0MASK: Port0 Mask Register .................................................. 368
SFR Definition 27.5. P0MAT: Port0 Match Register ................................................... 368
SFR Definition 27.6. P1MASK: Port1 Mask Register .................................................. 369
SFR Definition 27.7. P1MAT: Port1 Match Register ................................................... 369
SFR Definition 27.8. P0: Port0 .................................................................................... 371
SFR Definition 27.9. P0SKIP: Port0 Skip .................................................................... 371
SFR Definition 27.10. P0MDIN: Port0 Input Mode ...................................................... 372
SFR Definition 27.11. P0MDOUT: Port0 Output Mode ............................................... 372
SFR Definition 27.12. P0DRV: Port0 Drive Strength .................................................. 373
SFR Definition 27.13. P1: Port1 .................................................................................. 373
SFR Definition 27.14. P1SKIP: Port1 Skip .................................................................. 374
SFR Definition 27.15. P1MDIN: Port1 Input Mode ...................................................... 374
SFR Definition 27.16. P1MDOUT: Port1 Output Mode ............................................... 375
SFR Definition 27.17. P1DRV: Port1 Drive Strength .................................................. 375
SFR Definition 27.18. P2: Port2 .................................................................................. 376
SFR Definition 27.19. P2SKIP: Port2 Skip .................................................................. 376

Rev. 0.3  23
Si102x/3x

SFR Definition 27.20. P2MDIN: Port2 Input Mode ...................................................... 377
SFR Definition 27.21. P2MDOUT: Port2 Output Mode ............................................... 377
SFR Definition 27.22. P2DRV: Port2 Drive Strength .................................................. 378
SFR Definition 27.23. P3: Port3 .................................................................................. 378
SFR Definition 27.24. P3MDIN: Port3 Input Mode ...................................................... 379
SFR Definition 27.25. P3MDOUT: Port3 Output Mode ............................................... 379
SFR Definition 27.26. P3DRV: Port3 Drive Strength .................................................. 380
SFR Definition 27.27. P4: Port4 .................................................................................. 380
SFR Definition 27.28. P4MDIN: Port4 Input Mode ...................................................... 381
SFR Definition 27.29. P4MDOUT: Port4 Output Mode ............................................... 381
SFR Definition 27.30. P4DRV: Port4 Drive Strength .................................................. 382
SFR Definition 27.31. P5: Port5 .................................................................................. 382
SFR Definition 27.32. P5MDIN: Port5 Input Mode ...................................................... 383
SFR Definition 27.33. P5MDOUT: Port5 Output Mode ............................................... 383
SFR Definition 27.34. P5DRV: Port5 Drive Strength .................................................. 384
SFR Definition 27.35. P6: Port6 .................................................................................. 384
SFR Definition 27.36. P6MDIN: Port6 Input Mode ...................................................... 385
SFR Definition 27.37. P6MDOUT: Port6 Output Mode ............................................... 385
SFR Definition 27.38. P6DRV: Port6 Drive Strength .................................................. 386
SFR Definition 27.39. P7: Port7 .................................................................................. 386
SFR Definition 27.40. P7MDOUT: Port7 Output Mode ............................................... 387
SFR Definition 27.41. P7DRV: Port7 Drive Strength .................................................. 387
SFR Definition 28.1. SMB0CF: SMBus Clock/Configuration ...................................... 394
SFR Definition 28.2. SMB0CN: SMBus Control .......................................................... 396
SFR Definition 28.3. SMB0ADR: SMBus Slave Address ............................................ 398
SFR Definition 28.4. SMB0ADM: SMBus Slave Address Mask .................................. 399
SFR Definition 28.5. SMB0DAT: SMBus Data ............................................................ 400
SFR Definition 29.1. SCON0: Serial Port 0 Control .................................................... 414
SFR Definition 29.2. SBUF0: Serial (UART0) Port Data Buffer .................................. 415
SFR Definition 30.1. SPI0CFG: SPI0 Configuration ................................................... 425
SFR Definition 30.2. SPI0CN: SPI0 Control ............................................................... 426
SFR Definition 30.3. SPI0CKR: SPI0 Clock Rate ....................................................... 427
SFR Definition 30.4. SPI0DAT: SPI0 Data ................................................................. 427
SFR Definition 31.1. SPI1CFG: SPI1 Configuration ................................................... 438
SFR Definition 31.2. SPI1CN: SPI1 Control ............................................................... 439
SFR Definition 31.3. SPI1CKR: SPI1 Clock Rate ....................................................... 440
SFR Definition 31.4. SPI1DAT: SPI1 Data ................................................................. 440
SFR Definition 33.1. CKCON: Clock Control .............................................................. 492
SFR Definition 33.2. TCON: Timer Control ................................................................. 497
SFR Definition 33.3. TMOD: Timer Mode ................................................................... 498
SFR Definition 33.4. TL0: Timer 0 Low Byte ............................................................... 499
SFR Definition 33.5. TL1: Timer 1 Low Byte ............................................................... 499
SFR Definition 33.6. TH0: Timer 0 High Byte ............................................................. 500
SFR Definition 33.7. TH1: Timer 1 High Byte ............................................................. 500
SFR Definition 33.8. TMR2CN: Timer 2 Control ......................................................... 504

24         Rev. 0.3
                                                         Si102x/3x

SFR Definition 33.9. TMR2RLL: Timer 2 Reload Register Low Byte .......................... 505
SFR Definition 33.10. TMR2RLH: Timer 2 Reload Register High Byte ...................... 505
SFR Definition 33.11. TMR2L: Timer 2 Low Byte ....................................................... 506
SFR Definition 33.12. TMR2H Timer 2 High Byte ....................................................... 506
SFR Definition 33.13. TMR3CN: Timer 3 Control ....................................................... 510
SFR Definition 33.14. TMR3RLL: Timer 3 Reload Register Low Byte ........................ 511
SFR Definition 33.15. TMR3RLH: Timer 3 Reload Register High Byte ...................... 511
SFR Definition 33.16. TMR3L: Timer 3 Low Byte ....................................................... 512
SFR Definition 33.17. TMR3H Timer 3 High Byte ....................................................... 512
SFR Definition 34.1. PCA0CN: PCA Control .............................................................. 527
SFR Definition 34.2. PCA0MD: PCA Mode ................................................................ 528
SFR Definition 34.3. PCA0PWM: PCA PWM Configuration ....................................... 529
SFR Definition 34.4. PCA0CPMn: PCA Capture/Compare Mode .............................. 530
SFR Definition 34.5. PCA0L: PCA Counter/Timer Low Byte ...................................... 531
SFR Definition 34.6. PCA0H: PCA Counter/Timer High Byte ..................................... 531
SFR Definition 34.7. PCA0CPLn: PCA Capture Module Low Byte ............................. 532
SFR Definition 34.8. PCA0CPHn: PCA Capture Module High Byte ........................... 532
C2 Register Definition 35.1. C2ADD: C2 Address ...................................................... 533
C2 Register Definition 35.2. DEVICEID: C2 Device ID ............................................... 534
C2 Register Definition 35.3. REVID: C2 Revision ID .................................................. 534
C2 Register Definition 35.4. FPCTL: C2 Flash Programming Control ........................ 535
C2 Register Definition 35.5. FPDAT: C2 Flash Programming Data ............................ 535

Rev. 0.3  25
Si102x/3x

1. System Overview

Si102x/3x devices are fully integrated mixed-signal System-on-a-Chip MCUs. Highlighted features are
listed below. Refer to Table 2.1 for specific product feature selection and part ordering numbers.

240-960 MHz EZRadioPRO(R) transceiver
Power efficient on-chip dc-dc buck converter
High-speed pipelined 8051-compatible microcontroller core (up to 25 MIPS)
In-system, full-speed, non-intrusive debug interface (on-chip)
True 10-bit 300 ksps, or 12-bit 75 ksps single-ended ADC with 16 external analog inputs and 4 internal

    inputs such as various power supply voltages and the temperature sensor
6-bit programmable current reference
Precision programmable 24.5 MHz internal oscillator with spread spectrum technology
128 kB, 64 kB, 32 kB, or 16 kB of on-chip flash memory
8448 or 4352 bytes of on-chip RAM
128 segment LCD driver
SMBus/I2C, enhanced UART, and two enhanced SPI serial interfaces implemented in hardware
Four general-purpose 16-bit timers
Programmable counter/timer array (PCA) with six capture/compare modules and watchdog timer

    function
Hardware AES, DMA, and pulse counter
On-chip power-on reset, VDD monitor, and temperature sensor
Two on-chip voltage comparators
53-port I/O
With on-chip power-on reset, VDD monitor, watchdog timer, and clock oscillator, the Si102x/3x devices are
truly stand-alone system-on-a-chip solutions. The flash memory can be reprogrammed even in-circuit, pro-
viding non-volatile data storage, and also allowing field upgrades of the 8051 firmware. User software has
complete control of all peripherals, and may individually shut down any or all peripherals for power sav-
ings.

The on-chip Silicon Labs 2-wire (C2) development interface allows non-intrusive (uses no on-chip
resources), full speed, in-circuit debugging using the production MCU installed in the final application. This
debug logic supports inspection and modification of memory and registers, setting breakpoints, single
stepping, run and halt commands. All analog and digital peripherals are fully functional while debugging
using C2. The two C2 interface pins can be shared with user functions, allowing in-system debugging with-
out occupying package pins.

Each device is specified for 1.8 to 3.8 V operation over the industrial temperature range (�40 to +85 �C).
The port I/O and RST pins are tolerant of input signals up to VIO + 2.0 V. The Si102x/3x devices are avail-
able in an 85-pin LGA package that is lead-free and RoHS-compliant. See Table 2.1 for ordering informa-
tion. Block diagrams are included in Figure 1.1 and Figure 1.2.

The transceiver's extremely low receive sensitivity (�121 dBm) coupled with industry leading +13 or
+20 dBm output power ensures extended range and improved link performance. Built-in antenna diversity
and support for frequency hopping can be used to further extend range and enhance performance. The
advanced radio features including continuous frequency coverage from 240�960 MHz in 156 Hz or 312 Hz
steps allow precise tuning control. Additional system features such as an automatic wake-up timer, low
battery detector, 64 byte TX/RX FIFOs, automatic packet handling, and preamble detection reduce overall
current consumption.

26  Rev. 0.3
                                                         Si102x/3x

The transceivers digital receive architecture features a high-performance ADC and DSP-based modem
which performs demodulation, filtering, and packet handling for increased flexibility and performance. The
direct digital transmit modulation and automatic PA power ramping ensure precise transmit modulation and
reduced spectral spreading, ensuring compliance with global regulations including FCC, ETSI, ARIB, and
802.15.4d.

Rev. 0.3  27
Si102x/3x

                   Power On               CIP-51 8051                   Port I/O Configuration
                  Reset/PMU             Controller Core
                                                                        Digital Peripherals                                             Port 0-1       16
                                Wake     128/64/32/16 kByte                                                                             Drivers                P0.0...P1.7
                                Reset    ISP Flash Program               UART
                                                                                                                                         Port 2        4
    C2CK/RST        Debug /                     Memory                  Timers        Priority                                          Drivers                P2.4...P2.7
                 Programming                                            0/1/2/3      Crossbar
         VBAT                              256 Byte SRAM                             Decoder                                            Port 3-6       32
     DCOUT+        Hardware                                              PCA/                                                           Drivers                P3.0...P6.7
                                       8192/4096 Byte XRAM               WDT
         DCEN                                                                                                                            Port 7                P7.0/C2D
         DCIN-                                                                                                                           Driver

            CAP   C2D          VREG    Analog              DMA          SMBus                                                           RF XCVR
                 VBAT          VREG    Power               CRC           SPI 0
           GND                                           Engine
                         VDD           Digital             AES               Crossbar Control                                           (240-960 MHz,
                                       Power             Engine                  LCD (4x32)                                             +20/+13 dBm)
                  DC/DC                                   Encoder                    EMIF
                    Buck                                                                                                                VCO       PA
                 Converter                          SYSCLK                     Pulse Counter
                                                                   SFR       EZRadioPro SPI 1                                           AGC            TX
                                                                   Bus
                                                                                                                                            LNA        RXp
                                       Precision                                                                                                       RXn
                                       24.5 MHz                                                                                               Mixer
                                       Oscillator                                                                                             PGA
                                                                                                                                              ADC
                 LCD Charge            Low Power                             Analog Peripherals
                     Pump                20 MHz
                                        Oscillator
                                                                                                                                          Digital
                                       External                         Internal External                                                Modem
                                       Oscillator
                 XTAL1                                                  VREF VREF                                               VDD        Delta
                 XTAL2                  Circuit                                                                                 VREF      Sigma
                                                                             12-bit        A                                     Temp   Modulator
                                                                                                                                Sensor
                 XTAL3                  Enhanced                             75ksps        M                                              Digital
                 XTAL4                 smaRTClock                            ADC           U                                    GND        Logic
                                                                                           X
                                         Oscillator
                                                                             CP0, CP0A +                                                     30 MHz    XOUT
                                          System Clock                                                                                                 XIN
                                          Configuration                                                                      -

                                                                        CP1, CP1A +

                                                                                                                  -

                                                                                      Comparators

                                       Figure 1.1. Si102x Block Diagram

                   Power On               CIP-51 8051                   Port I/O Configuration
                  Reset/PMU             Controller Core
                                                                        Digital Peripherals                                             Port 0-1       16
                                Wake     128/64/32/16 kByte                                                                             Drivers                P0.0...P1.7
                                Reset    ISP Flash Program               UART
                                                                                                                                         Port 2        4
    C2CK/RST        Debug /                     Memory                  Timers        Priority                                          Drivers                P2.4...P2.7
                 Programming                                            0/1/2/3      Crossbar
         VBAT                              256 Byte SRAM                             Decoder                                            Port 3-6       32
     DCOUT+        Hardware                                              PCA/                                                           Drivers                P3.0...P6.7
                                       8192/4096 Byte XRAM               WDT
         DCEN                                                                                                                            Port 7                P7.0/C2D
         DCIN-                                                                                                                           Driver

            CAP   C2D          VREG    Analog              DMA          SMBus                                                           RF XCVR
                 VBAT          VREG    Power               CRC           SPI 0
           GND                                           Engine
                         VDD           Digital             AES               Crossbar Control                                           (240-960 MHz,
                                       Power             Engine                                                                         +20/+13 dBm)
                  DC/DC                                   Encoder
                   "Buck"                                                                                                               VCO       PA
                 Converter                          SYSCLK
                                                                   SFR               EMIF                                               AGC            TX
                                                                   Bus         Pulse Counter
                                                                             EZRadioPro SPI 1                                               LNA        RXp
                                       Precision                                                                                                       RXn
                                       24.5 MHz                                                                                               Mixer
                                       Oscillator                                                                                             PGA
                                                                                                                                              ADC
                 LCD Charge             Low Power                            Analog Peripherals
                     Pump                 20 MHz
                                         Oscillator                     Internal External                                                 Digital
                        XTAL1                                                                                                            Modem
                        XTAL2             External                      VREF VREF                                               VDD
                                         Oscillator                                                                             VREF       Delta
                        XTAL3                                                12-bit        A                                     Temp     Sigma
                        XTAL4              Circuit                                                                              Sensor  Modulator
                                                                             75ksps        M
                                        Enhanced                             ADC           U                                    GND       Digital
                                       smaRTClock                                          X                                               Logic

                                         Oscillator                          CP0, CP0A +                                                     30 MHz    XOUT
                                                                                                                                                       XIN
                                          System Clock                                                                       -
                                          Configuration
                                                                        CP1, CP1A +

                                                                                                                  -

                                                                                      Comparators

                                       Figure 1.2. Si103x Block Diagram

28                                                                 Rev. 0.3
                                                                                                           Si102x/3x

1.1. Typical Connection Diagram

The application shown in Figure 1.7 is designed for a system with a TX/RX direct-tie configuration without
the use of a TX/RX switch. Most lower power applications will use this configuration. A complete direct-tie
reference design is available from Silicon Laboratories applications support.

For applications seeking improved performance in the presence of multipath fading, antenna diversity can
be used. Antenna diversity support is integrated into the EZRadioPRO transceiver and can improve the
system link budget by 8�10 dB in the presence of these fading conditions, resulting in substantial range
increases. A complete Antenna Diversity reference design is available from Silicon Laboratories applica-
tions support.

supply voltage                                                  X1
                                                              30MHz
                C6         C7         C8

                100p 100n 1u

                                                         SDN
                                                              XIN
                                                                   XOUT
                                                                        nIRQ

                                                L1       VDD_RF               VDD_MCU
                               L2
                                                    TX                        VDD_DIG
                                         C1
   L4              L3                               RFp                                   Px.x
C3              C2                C4
                                                    RXn Si1020/1/2/3

                                                              Si1030/1/2/3

                                                              GPIO0                                        0.1 uF 0.1 uF
                                                                   GPIO1
                       L6         L5                                    GPIO2
                                                                              VR_DIG

                                                                                      C9

                           C5                                                         1u

       Figure 1.3. Si102x/3x RX/TX Direct-tie Application Example

       Supply Voltage                                              X1
                                                                 30 MHz
                           C6         C7     C8

                           100 p 100 n 1 u

                                                              SDN
                                                                   XIN
                                                                        XOUT
                                                                             nIRQ

TR & ANT-DIV                  L3         L2         L1         VDD_RF                 VDD_MCU
     Switch                C3         C2     C1          TX                           VDD_DIG

                                                         RXp                                  Px.x

1                      6                                             Si102x

2                      5                                 RXn

                                                                     Si103x

3                      4              C4                                                                   0.1 uF 0.1 uF

                                                                 GPIO0
                                                                      GPIO1
                                                                           GPIO2
                                                                                 VR_DIG
                                      L4
                                                                                                       C9

                                      C5                                                  1u

   Figure 1.4. Si102x/3x Antenna Diversity Application Example

                                                    Rev. 0.3                                                              29
Si102x/3x

1.2. CIP-51TM Microcontroller Core

1.2.1. Fully 8051 Compatible
The Si102x/3x family utilizes Silicon Labs' proprietary CIP-51 microcontroller core. The CIP-51 is fully com-
patible with the MCS-51TM instruction set; standard 803x/805x assemblers and compilers can be used to
develop software. The CIP-51 core offers all the peripherals included with a standard 8052.

1.2.2. Improved Throughput
The CIP-51 employs a pipelined architecture that greatly increases its instruction throughput over the stan-
dard 8051 architecture. In a standard 8051, all instructions except for MUL and DIV take 12 or 24 system
clock cycles to execute with a maximum system clock of 12-to-24 MHz. By contrast, the CIP-51 core exe-
cutes 70% of its instructions in one or two system clock cycles, with only four instructions taking more than
four system clock cycles.

The CIP-51 has a total of 109 instructions. The table below shows the total number of instructions that
require each execution time.

    Clocks to Execute       1   2   2/3       3   3/4  4  4/5  5  8

    Number of Instructions  26  50  5         14  7    3  1    2  1

With the CIP-51's maximum system clock at 25 MHz, it has a peak throughput of 25 MIPS.

1.2.3. Additional Features

The Si102x/3x SoC family includes several key enhancements to the CIP-51 core and peripherals to
improve performance and ease of use in end applications.

The extended interrupt handler provides multiple interrupt sources into the CIP-51 allowing numerous ana-
log and digital peripherals to interrupt the controller. An interrupt driven system requires less intervention
by the MCU, giving it more effective throughput. The extra interrupt sources are very useful when building
multi-tasking, real-time systems.

Eight reset sources are available: power-on reset circuitry (POR), an on-chip VDD monitor (forces reset
when power supply voltage drops below safe levels), a Watchdog Timer, a Missing Clock Detector,
SmaRTClock oscillator fail or alarm, a voltage level detection from Comparator0, a forced software reset,
an external reset pin, and an illegal flash access protection circuit. Each reset source except for the POR,
Reset Input Pin, or flash error may be disabled by the user in software. The WDT may be permanently dis-
abled in software after a power-on reset during MCU initialization.

The internal oscillator factory calibrated to 24.5 MHz and is accurate to �2% over the full temperature and
supply range. The internal oscillator period can also be adjusted by user firmware. An additional 20 MHz
low power oscillator is also available which facilitates low-power operation. An external oscillator drive cir-
cuit is included, allowing an external crystal, ceramic resonator, capacitor, RC, or CMOS clock source to
generate the system clock. If desired, the system clock source may be switched on-the-fly between both
internal and external oscillator circuits. An external oscillator can also be extremely useful in low power
applications, allowing the MCU to run from a slow (power saving) source, while periodically switching to
the fast (up to 25 MHz) internal oscillator as needed.

30                                  Rev. 0.3
                                                                                                                             Si102x/3x

1.3. Port Input/Output

Digital and analog resources are available through 53 I/O pins. Port pins are organized as eight byte-wide
ports. Port pins can be defined as digital or analog I/O. Digital I/O pins can be assigned to one of the inter-
nal digital resources or used as general purpose I/O (GPIO). Analog I/O pins are used by the internal ana-
log resources. P7.0 can be used as GPIO and is shared with the C2 Interface Data signal (C2D). See
Section "35. C2 Interface" on page 533 for more details.

The designer has complete control over which digital and analog functions are assigned to individual port
pins. This resource assignment flexibility is achieved through the use of a Priority Crossbar Decoder. See
Section "27. Port Input/Output" on page 358 for more information on the Crossbar.

For Port I/Os configured as push-pull outputs, current is sourced from the VIO, VIORF, or VBAT supply pin.
Port I/Os used for analog functions can operate up to the supply voltage. See Section "27. Port Input/Out-
put" on page 358 for more information on Port I/O operating modes and the electrical specifications chap-
ter for detailed electrical specifications.

                                                         Port Match  XBR0, XBR1,                               PnMDOUT,      External Interrupts
                                                     P0MASK, P0MAT   XBR2, PnSKIP                          PnMDIN Registers     EX0 and EX1
                                                     P1MASK, P1MAT
                                                                        Registers

                                                                     Priority      8                        P0                         P0.0
                                                                                                            I/O                        P0.7
                                                         2           Decoder                               Cells                       P1.0
                                    UART                                                                                               P1.7
Highest                                                                                                     P1                         P2.0
Priority                            SPI0             4                             8                        I/O                        P2.7
                                                                                                           Cells                       P3.0
Lowest                              SPI1                                                                                               P3.7
Priority                                                                                                    P2                         P4.0
        (Internal Digital Signals)                        2                                                 I/O                        P4.7
                                    SMBus                                                                  Cells                       P5.0
                                                                                                                                       P5.7
                                    CP0              4                                        8             P3                         P6.0
                                                                                                            I/O                        P6.7
                                    CP1                                Digital                             Cells                       P7.0
                                                                     Crossbar
                                    Outputs                                                                 P4               To LCD
                                                                                              8             I/O
                                    SYSCLK                                                                 Cells

                                    PCA              7

                                                          2                        8
                                    T0, T1

                                                         8                         8                       P5
                                    P0                                                                     I/O

                                                                                                           Cells

(Port Latches)                                           8                         8                       P6
                                    P6 (P6.0-P6.7)
                                                                                                           I/O

                                                                                                           Cells

                                                     1                                                  1

                                    P7       (P7.0)               To Analog Peripherals                         P7
                                                             (ADC0, CP0, and CP1 inputs,                   To EMIF

                                                                  VREF, IREF0, AGND)

                                             Figure 1.5. Port I/O Functional Block Diagram

                                                                     Rev. 0.3                                                                     31
Si102x/3x

1.4. Serial Ports

The Si102x/3x Family includes an SMBus/I2C interface, a full-duplex UART with enhanced baud rate con-
figuration, and two Enhanced SPI interfaces. Each of the serial buses is fully implemented in hardware and
makes extensive use of the CIP-51's interrupts, thus requiring very little CPU intervention.

1.5. Programmable Counter Array

An on-chip Programmable Counter/Timer Array (PCA) is included in addition to the four 16-bit general pur-
pose counter/timers. The PCA consists of a dedicated 16-bit counter/timer time base with six programma-
ble capture/compare modules. The PCA clock is derived from one of six sources: the system clock divided
by 12, the system clock divided by 4, Timer 0 overflows, an External Clock Input (ECI), the system clock, or
the external oscillator clock source divided by 8.

Each capture/compare module can be configured to operate in a variety of modes: edge-triggered capture,
software timer, high-speed output, pulse width modulator (8, 9, 10, 11, or 16-bit), or frequency output. Addi-
tionally, Capture/Compare Module 5 offers watchdog timer (WDT) capabilities. Following a system reset,
Module 5 is configured and enabled in WDT mode. The PCA Capture/Compare Module I/O and External
Clock Input may be routed to Port I/O via the Digital Crossbar.

    SYSCLK /12

    SYSCLK /4

    Timer0 Overflow    PCA   16 -Bit Counter/Timer
    ECI               CLOCK
    SYSCLK             MUX

    External Clock/8

    Capture/ Compare  Capture/ Compare  Capture/ Compare  Capture/ Compare  Capture/ Compare  Capture/ Compare
          Module 0          Module 1          Module 2          Module 3          Module 4      Module5 / WDT

                                                                                                                                                                                           CEX5
                                                                                                                                                            CEX4
                                                                                                                             CEX3
                                                                                             CEX2
                                                              CEX1
                               CEX0
    ECI

                                         Crossbar

                                 Port I/O
                      Figure 1.6. PCA Block Diagram

32                                      Rev. 0.3
                                                         Si102x/3x

1.6. SAR ADC with 16-bit Auto-Averaging Accumulator and Autonomous Low
      Power Burst Mode

The ADC0 on Si102x/3x devices is a 300 ksps, 10-bit or 75 ksps, 12-bit successive-approximation-register
(SAR) ADC with integrated track-and-hold and programmable window detector. ADC0 also has an autono-
mous low power Burst Mode which can automatically enable ADC0, capture and accumulate samples,
then place ADC0 in a low power shutdown mode without CPU intervention. It also has a 16-bit accumulator
that can automatically oversample and average the ADC results. See Section "5.4. 12-Bit Mode" on
page 84 for more details on using the ADC in 12-bit mode.
The ADC is fully configurable under software control via Special Function Registers. The ADC0 operates in
single-ended mode and may be configured to measure various different signals using the analog multi-
plexer described in Section "5.7. ADC0 Analog Multiplexer" on page 95. The voltage reference for the ADC
is selected as described in Section "5.9. Voltage and Ground Reference Options" on page 100.

                                                                       ADC0CN

                                AD0EN
                                   BURSTEN

                                       AD0INT
                                           AD0BUSY
                                               AD0WINT
                                                  AD0CM2
                                                      AD0CM1
                                                          AD0CM0

                           VDD                                          000  AD0BUSY (W)
                                                                             Timer 0 Overflow
ADC0TK                                   Start                         001  Timer 2 Overflow
ADC0PWR                               Conversion                             Timer 3 Overflow
         Burst Mode Logic                                                    CNVSTR Input
                                                                        010

                                                                        011

                                                                        100

                           10/12-Bit
                             SAR

                           ADC
From    AD0SC4AIN+
AMUX0       AD0SC3
                AD0SC2
                    AD0SC1                                                   16-Bit Accumulator
                        AD0SC0
                           AD08BE                                                   AD0WINT
                               AD0TM
                                   AMP0GN                                            Window
                                                                                    Compare
                                                 SYSCLK                      32 Logic
                                                     REF

                                                           ADC0H ADC0L
                                ADC0LTH ADC0LTL

               ADC0CF           ADC0GTH ADC0GTL

         Figure 1.7. ADC0 Functional Block Diagram

                           Rev. 0.3                                                              33
Si102x/3x

                      ADC0MX

                      AD0MX4
                          AD0MX3
                              AD0MX2
                                   AD0MX1
                                       AM0MX0

            P0.0

            P2.6*     AMUX                     Programmable
                                                  Attenuator
     Temp                                                            AIN+
    Sensor
                                                                 ADC0
            VBAT
                                               Gain = 0. 5 or1

    Digital Supply

            VDD/ DC+

                                           *P1.7-P2. 6 only available as
                                            inputs on 32- pin packages

                                Figure 1.8. ADC0 Multiplexer Block Diagram

1.7. Programmable Current Reference (IREF0)

Si102x/3x devices include an on-chip programmable current reference (source or sink) with two output cur-
rent settings: low power mode and high current mode. The maximum current output in low power mode is
63 �A (1 �A steps) and the maximum current output in high current mode is 504 �A (8 �A steps).

1.8. Comparators

Si102x/3x devices include two on-chip programmable voltage comparators: Comparator 0 (CPT0) which is
shown in Figure 1.9; Comparator 1 (CPT1) which is shown in Figure 1.10. The two comparators operate
identically but may differ in their ability to be used as reset or wake-up sources. See Section "22. Reset
Sources" on page 285 and the Section "19. Power Management" on page 264 for details on reset sources
and low power mode wake-up sources, respectively.

The comparator offers programmable response time and hysteresis, an analog input multiplexer, and two
outputs that are optionally available at the Port pins: a synchronous "latched" output (CP0, CP1), or an
asynchronous "raw" output (CP0A, CP1A). The asynchronous CP0A signal is available even when the
system clock is not active. This allows the Comparator to operate and generate an output when the device
is in some low power modes.

The comparator inputs may be connected to Port I/O pins or to other internal signals.

34                            Rev. 0.3
                                                                                                       Si102x/3x

                               CP0ENCPT0CN        VDD                                                    CP0
                              CP0OUT                                                                   Interrupt
                               CP0RIF                          CPT0MD
                               CP0FIF
                             CP0HYP1                                     CP0RIE               CP0           CP0
                             CP0HYP0                                CP0FIE                Rising-edge  Falling-edge
                             CP0HYN1
                             CP0HYN0                  CP0MD1
                                                  CP0MD0
Analog Input Multiplexer

Px.x

                                       CP0 +                                              Interrupt
                                        CP0 -                                               Logic

Px.x                                           +                                                                  CP0
Px.x
Px.x                                                        D SET Q              D SET Q

                                               -            Q CLR                Q CLR

                                                  GND                (SYNCHRONIZER)       Crossbar
                                                                                                           CP0A
                                                                     (ASYNCHRONOUS)

                                                        Reset
                                                       Decision

                                                         Tree

              Figure 1.9. Comparator 0 Functional Block Diagram

                               CP1ENCPT0CN        VDD                                                               CP1
                              CP1OUT                                                                              Interrupt
                               CP1RIF                          CPT0MD
                               CP1FIF
                             CP1HYP1                                     CP1RIE               CP1           CP1
                             CP1HYP0                                CP1FIE                Rising-edge  Falling-edge
                             CP1HYN1
                             CP1HYN0                  CP1MD1
                                                  CP1MD0
Analog Input Multiplexer

Px.x

                                       CP1 +                                                           Interrupt
                                        CP1 -                                                            Logic

Px.x                                           +                                                                  CP1
Px.x
Px.x                                                        D SET Q              D SET Q

                                               -            Q CLR                Q CLR

                                                  GND                     (SYNCHRONIZER)               Crossbar
                                                                                                                        CP1A
                                                                          (ASYNCHRONOUS)

                                                             Reset
                                                            Decision

                                                              Tree

      Figure 1.10. Comparator 1 Functional Block Diagram

                                                  Rev. 0.3                                                                    35
Si102x/3x

2. Ordering Information

                                       Table 2.1. Product Selection Guide

    Ordering Part Number
                 MIPS (Peak)
                        Flash Memory (kB)
                                RAM (bytes)
                                       TX Output Power (dBm)
                                              LCD Segments (4-MUX)
                                                     Digital Port I/Os
                                                           AES 128, 192, 256 Encryption
                                                                 SmaRTClock Real Time Clock
                                                                       SMBus/I2C
                                                                              UART
                                                                                    Enhanced SPI
                                                                                          Timers (16-bit)
                                                                                                PCA Channels
                                                                                                      10/12-bit 300/75 ksps ADC channels
                                                                                                          with internal VREF and temp sensor
                                                                                                                Analog Comparators
                                                                                                                             Package

Si1020-A-GM 25 128 8448 20 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1021-A-GM 25 64 8448 20 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1022-A-GM 25 32 8448 20 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1023-A-GM 25 16 4352 20 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1024-A-GM 25 128 8448 13 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1025-A-GM 25 64 8448 13 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1026-A-GM 25 32 8448 13 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1027-A-GM 25 16 4352 13 128 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1030-A-GM 25 128 8448 20 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1031-A-GM 25 64 8448 20 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1032-A-GM 25 32 8448 20 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1033-A-GM 25 16 4352 20 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1034-A-GM 25 128 8448 13 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1035-A-GM 25 64 8448 13 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1036-A-GM 25 32 8448 13 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)
Si1037-A-GM 25 16 4352 13 -- 53   1 1 2 4 6 16 2 LGA-85 (6x8)

All packages are lead-free (RoHS Compliant).

36  Rev. 0.3
                                                                  Si102x/3x

3. Pinout and Package Definitions

                 Table 3.1. Pin Definitions for the Si102x/3x

Name       Pin  Type Description
  VBAT   Number
VBATDC           P In Battery Supply Voltage. Must be 1.8 to 3.8 V.
  VDC       A43  P In DC0 Input Voltage. Must be 1.8 to 3.8 V.
            A44  P In Alternate Power Supply Voltage. Must be 1.8 to 3.6 V. This supply
GNDDC       A46
  GND                       voltage must always be  VBAT. Software may select this supply
  GND                       voltage to power the digital logic.
  GND
  GND            P Out  Positive output of the DC-DC converter. A 1 uF to 10 uF ceramic
  GND                   capacitor is required on this pin when using the DC-DC converter.
  GND                   This pin can supply power to external devices when the DC-DC
   IND                  converter is enabled.
   VIO
VIORF   A45     P In DC-DC converter return current path. This pin is typically tied to
  RST/
                        the ground plane.
  C2CK
  P7.0/  D2      G Required Ground.

   C2D   D6      G Required Ground.

         B16     G Required Ground.

         B17     G Required Ground.

         A32     G Required Ground.

         B28     G Required Ground.

         B27     P In DC-DC Inductor Pin. This pin requires a 560 nH inductor to VDC if

                        the DC-DC converter is used.

         B26     P In I/O Power Supply for P0.0�P1.4 and P2.4�P7.0 pins. This supply

                        voltage must always be  VBAT.

         B29     P In I/O Power Supply for P1.5�P2.3 pins. This supply voltage must

                        always be  VBAT

         A47     D I/O Device Reset. Open-drain output of internal POR or VDD monitor.

                        An external source can initiate a system reset by driving this pin

                        low for at least 15 �s. A 1 k to 5 k pullup to VDD is recom-
                        mended. See Reset Sources Section for a complete description.

                        Clock signal for the C2 Debug Interface.

                 D I/O

         A48     D I/O Port 7.0. This pin can only be used as GPIO. The Crossbar cannot

                        route signals to this pin and it cannot be configured as an analog

                        input. See Port I/O Section for a complete description.

                            Bi-directional data signal for the C2 Debug Interface.
                 D I/O

                        Rev. 0.3                                                            37
Si102x/3x

             Table 3.1. Pin Definitions for the Si102x/3x (Continued)

      Name      Pin  Type Description
      VLCD   Number
       P0.0
      VREF   A29     P I/O LCD Power Supply. This pin requires a 10 �F capacitor to stabilize
       P0.1
     AGND                   the charge pump.
       P0.2
     XTAL1   A42 D I/O or A Port 0.0. See Port I/O Section for a complete description.
       P0.3                  In
     XTAL2
                      A In  External VREF Input.
       P0.4          A Out
        TX                  Internal VREF Output. External VREF decoupling capacitors are
       P0.5                 recommended. See ADC0 Section for details.
        RX
       P0.6  A41 D I/O or A Port 0.1. See Port I/O Section for a complete description.
    CNVSTR                   In

                             G Optional Analog Ground. See ADC0 Section for details.

             A40 D I/O or A Port 0.2. See Port I/O Section for a complete description.
                             In

                            A In External Clock Input. This pin is the external oscillator return for a
                                       crystal or resonator. See Oscillator Section.

             A39 D I/O or A Port 0.3. See Port I/O Section for a complete description.
                             In

                     A Out  External Clock Output. This pin is the excitation driver for an
                      D In  external crystal or resonator.
                      A In  External Clock Input. This pin is the external clock input in exter-
                            nal CMOS clock mode.
                            External Clock Input. This pin is the external clock input in capaci-
                            tor or RC oscillator configurations.
                            See Oscillator Section for complete details.

             A38 D I/O or A Port 0.4. See Port I/O Section for a complete description.
                             In

                          D Out UART TX Pin. See Port I/O Section.

             A37 D I/O or A Port 0.5. See Port I/O Section for a complete description.
                             In

                            D In UART RX Pin. See Port I/O Section.

             A36 D I/O or A Port 0.6. See Port I/O Section for a complete description.
                             In

                     D In External Convert Start Input for ADC0. See ADC0 section for a
                                complete description.

38                          Rev. 0.3
                                                            Si102x/3x

       Table 3.1. Pin Definitions for the Si102x/3x (Continued)

Name      Pin  Type Description
P0.7  Number
IREF0
P1.0  A35 D I/O or A Port 0.7. See Port I/O Section for a complete description.
                       In
PC0
P1.1               A Out IREF0 Output. See IREF Section for complete description.

PC1   A34 D I/O or Port 1.0. See Port I/O Section for a complete description. May
P1.2                 A In also be used as SCK for SPI0.

XTAL3                D I/O Pulse Counter 0.
P1.3
       A33 D I/O or Port 1.1. See Port I/O Section for a complete description.
XTAL4                 A In May also be used as MISO for SPI0.
P1.4
P1.5                D I/O Pulse Counter 1.
P1.6
P1.7  A31 D I/O or Port 1.2. See Port I/O Section for a complete description.
P2.4                 A In May also be used as MOSI for SPI0.

COM0                  A In SmaRTClock Oscillator Crystal Input.
P2.5
       A30 D I/O or Port 1.3. See Port I/O Section for a complete description.
COM1                  A In May also be used as NSS for SPI0.
P2.6
               A Out SmaRTClock Oscillator Crystal Output.
COM2
       A28 D I/O or Port 1.4. See Port I/O Section for a complete description.
                      A In

       A27 D I/O or Port 1.5. See Port I/O Section for a complete description.
                      A In

       A26 D I/O or Port 1.6. See Port I/O Section for a complete description.
                      A In

       D7      D I/O or Port 1.7. See Port I/O Section for a complete description.

               A In

       A12 D I/O or Port 2.4. See Port I/O Section for a complete description.
                      A In

                      A O LCD Common Pin 0 (Backplane Driver)

       B10 D I/O or Port 2.5. See Port I/O Section for a complete description.
                      A In

                      A O LCD Common Pin 1 (Backplane Driver)

       A11 D I/O or Port 2.6. See Port I/O Section for a complete description.
                      A In

               A O LCD Common Pin 2 (Backplane Driver)

                     Rev. 0.3                                                       39
Si102x/3x

           Table 3.1. Pin Definitions for the Si102x/3x (Continued)

    Name      Pin   Type Description
     P2.7  Number
                   D I/O or Port 2.7. See Port I/O Section for a complete description.
    COM2      A10    A In
     P3.0
                   A O LCD Common Pin 3 (Backplane Driver)
    LCD0
     P3.1  A9      D I/O or Port 3.0. See Port I/O Section for a complete description.

    LCD1           A In
     P3.2
                   A O LCD Segment Pin 0
    LCD2
     P3.3  A8      D I/O or Port 3.1. See Port I/O Section for a complete description.

    LCD3           A In
     P3.4
                   A O LCD Segment Pin 1
    LCD4
     P3.5  A7      D I/O or Port 3.2. See Port I/O Section for a complete description.

    LCD5           A In
     P3.6
                   A O LCD Segment Pin 2
    LCD6
     P3.7  A6      D I/O or Port 3.3. See Port I/O Section for a complete description.

    LCD7           A In
     P4.0
                   A O LCD Segment Pin 3
    LCD8
           A5      D I/O or Port 3.4. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 4

           A4      D I/O or Port 3.5. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 5

           A3      D I/O or Port 3.6. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 6

           A2      D I/O or Port 3.7. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 7

           A1      D I/O or Port 4.0. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 8

40                       Rev. 0.3
                                       Si102x/3x

       Table 3.1. Pin Definitions for the Si102x/3x (Continued)

Name      Pin   Type Description
P4.1  Number
               D I/O or Port 4.1. See Port I/O Section for a complete description.
LCD9      B25    A In
P4.2
                      A O LCD Segment Pin 9
LCD10
P4.3  B24 D I/O or Port 4.2. See Port I/O Section for a complete description.
                      A In
LCD11
P4.4                 A O LCD Segment Pin 10

LCD12  B23 D I/O or Port 4.3. See Port I/O Section for a complete description.
P4.5                 A In

LCD13  D4/D8     A O LCD Segment Pin 11
P4.6
               D I/O or Port 4.4. See Port I/O Section for a complete description.
LCD14            A In
P4.7
                      A O LCD Segment Pin 12
LCD15
P5.0  B22 D I/O or Port 4.5. See Port I/O Section for a complete description.
                      A In
LCD16
P5.1                 A O LCD Segment Pin 13

LCD17  B21 D I/O or Port 4.6. See Port I/O Section for a complete description.
P5.2                 A In

LCD18                 A O LCD Segment Pin 14

       B20 D I/O or Port 4.7. See Port I/O Section for a complete description.
                      A In

                      A O LCD Segment Pin 15

       B19 D I/O or Port 5.0. See Port I/O Section for a complete description.
                      A In

                      A O LCD Segment Pin 16

       B18 D I/O or Port 5.1. See Port I/O Section for a complete description.
                      A In

                      A O LCD Segment Pin 17

       B15 D I/O or Port 5.2. See Port I/O Section for a complete description.
                      A In

               A O LCD Segment Pin 18

               Rev. 0.3                                                             41
Si102x/3x

           Table 3.1. Pin Definitions for the Si102x/3x (Continued)

    Name      Pin   Type Description
     P5.3  Number
                   D I/O or Port 5.3. See Port I/O Section for a complete description.
    LCD19     B14    A In
     P5.4
                          A O LCD Segment Pin 19
    LCD20
     P5.5  B13 D I/O or Port 5.4. See Port I/O Section for a complete description.
                          A In
    LCD21
     P5.6                 A O LCD Segment Pin 20

    LCD22  B12 D I/O or Port 5.5. See Port I/O Section for a complete description.
     P5.7                 A In

    LCD23          A O LCD Segment Pin 21
     P6.0
           B9      D I/O or Port 5.6. See Port I/O Section for a complete description.
    LCD24
     P6.1          A In

    LCD25          A O LCD Segment Pin 22
     P6.2
           B8      D I/O or Port 5.7. See Port I/O Section for a complete description.
    LCD26
     P6.3          A In

    LCD27          A O LCD Segment Pin 23
     P6.4
           B7      D I/O or Port 6.0. See Port I/O Section for a complete description.
    LCD28
                   A In

                   A O LCD Segment Pin 24

           B6      D I/O or Port 6.1. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 25

           B5      D I/O or Port 6.2. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 26

           B4      D I/O or Port 6.3. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 27

           B3      D I/O or Port 6.4. See Port I/O Section for a complete description.

                   A In

                   A O LCD Segment Pin 28

42                       Rev. 0.3
                                                                        Si102x/3x

         Table 3.1. Pin Definitions for the Si102x/3x (Continued)

Name        Pin   Type Description
P6.5    Number
                 D I/O or Port 6.5. See Port I/O Section for a complete description.
            B2     A In

LCD29            A O LCD Segment Pin 29
P6.6
         B1      D I/O or Port 6.6. See Port I/O Section for a complete description.

                 A In

LCD30    D1/D5     A O LCD Segment Pin 30
P6.7
                 D I/O or Port 6.7. See Port I/O Section for a complete description.
                   A In

  LCD31          A O LCD Segment Pin 31
VDD_RF
         A17     P In +1.8 to +3.6 V supply voltage input to all analog +1.7 V regulators.
    TX
   RXp                 The recommended VDD supply voltage is +3.3 V
   RXn
    NC   A18     A O Transmit output pin. The PA output is an open-drain connection so
ANT_A
                       the L-C match must supply VDD (+3.3 VDC nominal) to this pin.
GPIO_0
GPIO_1  A19     A I Differential RF input pins of the LNA. See application schematic
GPIO_2
         A20     A I for example matching network.
VR_DIG
VDD_DIG  A16     -- No Connect. Not connected internally to any circuitry.

   nIRQ  A21     D O Extra antenna or TR switch control to be used if more GPIO are

                       required. Pin is a hardwired version of GPIO setting 11000,

                       Antenna 2 and can be manually controlled by the antdiv[2:0] bits

                       in register 08h. See register description of 08h.

         A22     D I/O General Purpose Digital I/O that may be configured through the

         A23     D I/O registers to perform various functions including: Microcontroller
                       Clock Output, FIFO status, POR, Wake-Up timer, Low Battery

         A24     D I/O Detect, T/R switch, AntDiversity control, etc. See the SPI GPIO

                       Configuration Registers, Address 0Bh, 0Ch, and 0Dh for more

                       information.

         D3      P Out Regulated Output Voltage of the Digital 1.7 V regulator. A 1 �F

                       decoupling capacitor is required.

         A25     P In +1.8 to +3.6 V supply voltage input to the Digital +1.7 V

                       regulator. The recommended VDD supply voltage is +3.3 V.

         B11     D O General Microcontroller Interrupt Status output. When the EZRa-

                       dioPRO transceiver exhibits anyone of the Interrupt Events, the

                       nIRQ pin will be set low. Please see the Control Logic registers

                       section for more information on the Interrupt Events. The Micro-

                       controller can then determine the state of the interrupt by reading

                       a corresponding SPI Interrupt Status Registers, Address 03h and

                       04h. No external resistor pull-up is required, but it may be desir-

                       able if multiple interrupt lines are connected.

                       Rev. 0.3                                                             43
Si102x/3x

          Table 3.1. Pin Definitions for the Si102x/3x (Continued)

    Name     Pin  Type Description
    XOUT  Number
                   DI    Crystal Oscillator Output/External Reference Input. Connect to an
     XIN     A13    or   external 30 MHz crystal or to an external source. If using an exter-
     SDN          A I/O  nal source with no crystal, then DC coupling with a nominal
             A14         0.8 VDC level is recommended with a minimum amplitude of
                  DO     700 mVpp.
             A15    or
                  A I/O  Crystal Oscillator Input. Connect to an external 30 MHz crystal or
                   DI    leave floating when driving with an external source on XOUT.

                         Shutdown input pin. SDN should be low in all modes except Shut-
                         down mode. When SDN is high, the radio will be completely shut
                         down, and the contents of the registers will be lost.

44                       Rev. 0.3
                                                                                                                                               Si102x/3x

                       P7.0/C2D
                                 RSTB/C2CK
                                       VIORF
                                            VDC
                                                  GND
                                                       GNDDC
                                                            IND
                                                                  VBATDC
                                                                       VIO
                                                                             VBAT
                                                                                  P4.1/LCD9
                                                                                        P0.0/VREF/ADC0
                                                                                             P4.2/LCD10
                                                                                                   P0.1/AGND/ADC1
                                                                                                        P4.3/LCD11
                                                                                                              P0.2/XTAL1/ADC2
                                                                                                                         P0.3/XTAL2/ADC3

P6.7/LCD31        D1 A48 A47 A46 A45 A44 A43 A42 A41 A40 A39 D4                                                                                     P4.4/LCD12

P4.0/LCD8         A1   D5   B29 B28 B27 B26 B25 B24 B23  D8 A38                                                                                     P0.4/TX/ADC4

P3.7/LCD7         A2                                                                                                                      A37       P0.5/RX/ADC5

P6.6/LCD30             B1                                B22                                                                                   P4.5/LCD13

P3.6/LCD6         A3                                                                                                                      A36       P0.6/CNVSTR/ADC6

P6.5/LCD29             B2                                B21                                                                                   P4.6/LCD14

P3.5/LCD5         A4                                                                                                                      A35       P0.7/IREF/ADC7

P6.4/LCD28             B3                                B20                                                                                   P4.7/LCD15

P3.4/LCD4         A5                                                                                                                      A34       P1.0/PC0

P6.3/LCD27             B4                                B19                                                                                   P5.0/LCD16

P3.3/LCD3         A6                                                                                                                      A33       P1.1/PC1

P6.2/LCD26             B5                                B18                                                                                   P5.1/LCD17

P3.2/LCD2         A7        Si1020-A-GM                                                                                                   A32       GND
                              Top View
P6.1/LCD25             B6                                B17                                                                                   GND

P3.1/LCD1         A8                                                                                                                      A31       P1.2/XTAL3

P6.0/LCD24             B7                                B16                                                                                   GND

P3.0/LCD0         A9                                                                                                                      A30       P1.3/XTAL4

P5.7/LCD23             B8                                B15                                                                                   P5.2/LCD18

P2.7/COM3         A10                                                                                                                     A29       VLCD

P5.6/LCD22             B9                                B14                                                                                   P5.3/LCD19

P2.6/COM2         A11                                                                                                                     A28       P1.4/ADC8

P2.5/COM1              B10                               B13                                                                                   P5.4/LCD20

P2.4/COM0         A12                                                                                                                     A27       P1.5/INT01/ADC9

            nIRQ       B11                               B12                                                                                   P5.5/LCD21

XOUT              A13                                                                                                                     A26       P1.6/INT01/ADC10

XIN              A14 D6                                 D7 A25                                                                                        VDD_DIG
GND                                                                                                                                            P1.7/ADC11
                  D2 A15 A16 A17 A18 A19 A20 A21 A22 A23 A24 D3
                                                                                                                                                       VR_DIG

                       SDN
                                  NC

                                            VDD_RF
                                                       TX

                                                                  RXP
                                                                             RXN
                                                                                        ANT_A
                                                                                                   GPIO_0
                                                                                                              GPIO_1
                                                                                                                         GPIO_2

                           Figure 3.1. LGA-85 Pinout Diagram (Top View)

                            Rev. 0.3                                                                                                                                 45
Si102x/3x                                                                                                                                      D3
                                                                                                                                                                                  Pi n A1 ID
3.1. LGA-85 Package Specifications

3.1.1. Package Drawing

                                                        D
                                                                                                                              A

    E                                                                                                                                   E3 E2

                                                                                                                                                         E1

                                                                                                                                                         (3.385)

                                                                                                                                               D1        8 5X bxb

                                                                                                                                               D2                 d dd C A B

                  e

                                                                                                                                 (bxb)

                  Figure 3.2. LGA-85 Package Drawing

           Table 3.2. LGA-85 Package Dimensions

       Dimension     Min                                                                                                                Nom        Max

       A             0.74                                                                                                               0.84       0.94

       b             0.25                                                                                                               0.30       0.35

       D                                                                                                                         6.00 BSC.

       D1            --                                                                                                                 2.40       --

       D2            --                                                                                                                 5.50       --

       D3            --                                                                                                                 3.00       --

       e                                                                                                                         0.50 BSC.

       E                                                                                                                         8.00 BSC.

       Notes:
           1. All dimensions shown are in millimeters (mm) unless otherwise noted.
           2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
           3. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
               specification for Small Body Components.

46                        Rev. 0.3
                                                  Si102x/3x

Table 3.2. LGA-85 Package Dimensions (Continued)

Dimension  Min            Nom   Max

E1         --             5.60                    --

E2         --             5.00                    --

E3         --             7.50                    --

L1         --             0.10                    --

aaa        --             --    0.10

bbb        --             --    0.10

ccc        --             --    0.08

ddd        --             --    0.10

Notes:
    1. All dimensions shown are in millimeters (mm) unless otherwise noted.
    2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
    3. Recommended card reflow profile is per the JEDEC/IPC J-STD-020
        specification for Small Body Components.

                Rev. 0.3                                                     47
Si102x/3x

3.1.2. Land Pattern

                                            C1
                                            P1

         DETAIL "A"

                                                             C2                                                 (f X f)
                                                P2

    (3.385)

                                                                                       f xf

                                                Figure 3.3. LGA-85 Land Pattern

                Table 3.3. LGA-85 Land Pattern Dimensions

             Symbol                                              Max (mm)

             C1                                                  5.50

             C2                                                  7.50

             e                                                   0.50

             f                                                   0.35

             P1                                                  2.40

             P2                                                  5.60

    Notes:
    General

         1. All feature sizes shown are at Maximum Material Condition (MMC) and a card fabrication tolerance
              of 0.05mm is assumed.

         2. Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.
         3. This Land Pattern Design is based on the IPC-7351 guidelines.
    Solder Mask Design
         4. All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder mask

              and the metal pad is to be 60 m minimum, all the way around the pad.
    Stencil Design

         5. A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to
              assure good solder paste release.

         6. The stencil thickness should be 0.125mm (5 mils).
         7. The ratio of stencil aperture to land pad size should be 1:1 for all perimeter pins.
         8. A 2x3 array of 0.72x1.45mm openings on 1.77 mm pitch should be used for the center ground pad.
    Card Assembly
         9. A No-Clean, Type-3 solder paste is recommended.
         10. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small

              Body Components.

48                                              Rev. 0.3
                                                         Si102x/3x

3.1.3. Soldering Guidelines
3.1.3.1. Solder Mask Design
All metal pads are to be non-solder mask defined (NSMD). Clearance between the solder mask and the
metal pad is to be 60 m minimum, all the way around the pad.
3.1.3.2. Stencil Design

    1. A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls should be used to
       assure good solder paste release.

    2. The stencil thickness should be 0.125 mm (5 mils).
    3. The ratio of stencil aperture to land pad size should be 1:1 for all perimeter pads.
    4. A 2x3 array of 0.72x1.45 mm openings on 1.77 mm pitch should be used for the center ground pad.

       Opening size may be reduced as needed to adjust ratio of solder on center ground pad to solder of
       signal pins. Excessive solder on center pad may cause opens on signal pins.
3.1.3.3. Card Assembly
    1. A No-Clean, Type-3 solder paste is recommended.
    2. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body
       Components (>245 �C for >20 seconds at peak).

Rev. 0.3  49
Si102x/3x

4. Electrical Characteristics

Throughout the MCU Electrical Characteristics chapter:
"VDD" refers to the VBAT or VBATDC Supply Voltage.
"VIO" refers to the VIO or VIORF Supply Voltage.

4.1. Absolute Maximum Specifications

Table 4.1. Absolute Maximum Ratings

    Parameter                   Conditions              Min   Typ  Max      Units

Ambient Temperature under Bias                          �55   --   125      �C

Storage Temperature                                     �65   --   150      �C

Voltage on any Port I/O Pin or                          �0.3  --   VIO + 2  V
RST with Respect to GND

Voltage on VDD with Respect to                          �0.3  --   4.0      V
GND
                                                        --    --   500      mA
Maximum Total Current through
VDD or GND                                              --    --   100      mA

Maximum Current through RST                             --    --   200      mA
or any Port Pin

Maximum Total Current through
all Port Pins

Note: Stresses above those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.
         This is a stress rating only and functional operation of the devices at those or any other conditions above those
         indicated in the operation listings of this specification is not implied. Exposure to maximum rating conditions for
         extended periods may affect device reliability.

50                                   Rev. 0.3
                                                                           Si102x/3x

4.2. MCU Electrical Characteristics

Table 4.2. Global Electrical Characteristics

�40 to +85 �C, 25 MHz system clock unless otherwise specified.

           Parameter          Conditions                              Min Typ Max Units
Supply Voltage (VDD)
Minimum RAM Data          not in sleep mode                           1.8                  3.8  V
Retention Voltage1          in sleep mode
SYSCLK (System Clock)2                                                -- 1.4 --                 V
TSYSH (SYSCLK High Time)
TSYSL (SYSCLK Low Time)                                               -- 0.3 0.5
Specified Operating
Temperature Range                                                     0 -- 25 MHz

                                                                      18 -- --                  ns

                                                                      18 -- --                  ns

                                                                      �40 -- +85 �C

Table 4.3. Digital Supply Current at VBAT pin with DC-DC Converter Enabled

�40 to +85 �C, VBAT = 3.6V, VDC = 1.9V, 24.5 MHz system clock unless otherwise specified.

            Parameter                Conditions                       Min Typ Max Units

Digital Supply Current--CPU Active (Normal Mode, fetching instructions from flash, no external
load)

IBAT 1,2,3                           VBAT= 3.0 V                      -- 4.5 --                 mA
                                     VBAT= 3.3 V
                                                                      -- 4.3 --                 mA

                                     VBAT= 3.6 V                      -- 4.2 --                 mA

Digital Supply Current--CPU Inactive (Sleep Mode, sourcing current to external device)

IBAT1                     sourcing 9 mA to external device            -- 6.5 --                 mA
                          sourcing 19 mA to external device
                                                                      -- 13 --                  mA

Notes:
    1. Based on device characterization data; Not production tested.

2. Digital Supply Current depends upon the particular code being executed. The values in this table are obtained
    with the CPU executing a mix of instructions in two loops: djnz R1, $, followed by a loop that accesses an
    SFR, and moves data around using the CPU (between accumulator and b-register). The supply current will
    vary slightly based on the physical location of this code in flash. As described in the Flash Memory chapter, it
    is best to align the jump addresses with a flash word address (byte location /4), to minimize flash accesses
    and power consumption.

3. Includes oscillator and regulator supply current.

                                     Rev. 0.3                                                       51
Si102x/3x

Table 4.4. Digital Supply Current with DC-DC Converter Disabled

�40 to +85 �C, 25 MHz system clock unless otherwise specified.

          Parameter         Conditions                                   Min Typ Max Units

Digital Supply Current - Active Mode, No Clock Gating (PCLKACT=0x0F)
(CPU Active, fetching instructions from flash)

IDD 3, 4                    VDD = 1.8�3.8 V, F = 24.5 MHz                --       4.9 6.2 mA

IDD Frequency               (includes precision oscillator current)
Sensitivity1, 3
                            VDD = 1.8�3.8 V, F = 20 MHz                  --       3.9 --    mA

                            (includes low power oscillator current)

                            VDD = 1.8 V, F = 1 MHz                       --       175 --    �A

                            VDD = 3.8 V, F = 1 MHz                       --       190 --    �A

                            (includes external oscillator/GPIO current)

                            VDD = 1.8�3.8 V, F = 32.768 kHz              --       85 --     �A

                            (includes SmaRTClock oscillator current)

                                                                              --  183 -- �A/MHz
                            VDD = 1.8�3.8 V, T = 25 �C

Digital Supply Current - Active Mode, All Peripharal Clocks Disabled (PCLKACT=0x00)
(CPU Active, fetching instructions from flash)

IDD 3, 4                    VDD = 1.8�3.8 V, F = 24.5 MHz                --        3.9  --  mA
                                                                                   3.1
                            (includes precision oscillator current)               165
                                                                                  180
                            VDD = 1.8�3.8 V, F = 20 MHz                  --       TBD   --  mA

                            (includes low power oscillator current)                3.5
                                                                                   2.6
                            VDD = 1.8 V, F = 1 MHz                       --       340   --  �A
                                                                                  360
                            VDD = 3.8 V, F = 1 MHz                       --       2305  --  �A
                                                                                  135
                            (includes external oscillator/GPIO current)

IDD Frequency                                                                 --        -- �A/MHz
Sensitivity1, 3             VDD = 1.8�3.8 V, T = 25 �C

Digital Supply Current--Idle Mode
(CPU Inactive, not fetching instructions from flash)

IDD4                        VDD = 1.8�3.8 V, F = 24.5 MHz                --             --  mA

                            (includes precision oscillator current)

                            VDD = 1.8�3.8 V, F = 20 MHz                  --             --  mA

                            (includes low power oscillator current)

                            VDD = 1.8 V, F = 1 MHz                       --             --  �A

                            VDD = 3.8 V, F = 1 MHz                       --             --  �A

                            (includes external oscillator/GPIO current)

                            VDD = 1.8�3.8 V, F = 32.768 kHz              --             --  �A

                            (includes SmaRTClock oscillator current)

IDD Frequency Sensitivity1  VDD = 1.8�3.8 V, T = 25 �C                   --             -- �A/MHz

52                          Rev. 0.3
                                                                         Si102x/3x

Table 4.4. Digital Supply Current with DC-DC Converter Disabled (Continued)

�40 to +85 �C, 25 MHz system clock unless otherwise specified.

         Parameter                    Conditions                         Min Typ Max Units

Digital Supply Current-- Low Power Idle Mode, All peripheral clocks enabled (PCLKEN = 0x0F)
(CPU Inactive, not fetching instructions from flash)

IDD4, 6                        VDD = 1.8�3.8 V, F = 24.5 MHz             -- 1.5 1.9 mA
                            (includes precision oscillator current)

                            VDD = 1.8�3.8 V, F = 20 MHz                  -- 1.07 --  mA

                            (includes low power oscillator current)

                            VDD = 1.8 V, F = 1 MHz                       -- 270 --   �A

                            VDD = 3.8 V, F = 1 MHz                       -- 280 --   �A

                            (includes external oscillator/GPIO current)

                            VDD = 1.8�3.8 V, F = 32.768 kHz              -- 2325 --  �A

                            (includes SmaRTClock oscillator current)

IDD Frequency Sensitivity1  VDD = 1.8�3.8 V, T = 25 �C                   -- 475 -- �A/MHz

Digital Supply Current-- Low Power Idle Mode, All Peripheral Clocks Disabled (PCLKEN = 0x00)
(CPU Inactive, not fetching instructions from flash)

IDD4, 7                        VDD = 1.8�3.8 V, F = 24.5 MHz             -- 620 TBD �A
                            (includes precision oscillator current)

                            VDD = 1.8�3.8 V, F = 20 MHz                  -- 340 --   �A

                            (includes low power oscillator current)

                            VDD = 1.8 V, F = 1 MHz                       -- TBD --   �A

                            VDD = 3.8 V, F = 1 MHz                       -- TBD --   �A

                            (includes external oscillator/GPIO current)

IDD Frequency Sensitivity1  VDD = 1.8�3.8 V, T = 25 �C                   -- 115 -- �A/MHz

Digital Supply Current--Suspend Mode

Digital Supply Current                VDD = 1.8 V                        -- 77 --    �A
(Suspend Mode)                        VDD = 3.8 V
                                                                         -- 84 --

                                      Rev. 0.3                                               53
Si102x/3x

Table 4.4. Digital Supply Current with DC-DC Converter Disabled (Continued)

�40 to +85 �C, 25 MHz system clock unless otherwise specified.

    Parameter                  Conditions                      Min Typ Max   Units
                                                                              �A
Digital Supply Current--Sleep Mode (LCD Enabled, RTC enabled)   -- 0.4 --     �A
                                                                -- 0.6 --     �A
Digital Supply Current         1.8 V, T = 25 �C, static LCD     -- 0.8 --     �A
(Sleep Mode, SmaRTClock        3.0 V, T = 25 �C, static LCD     -- 0.9 --     �A
running, internal LFO, LCD     3.8 V, T = 25 �C, static LCD     -- 1.1 --     �A
Contrast Mode 1, charge                                         -- 1.3 --     �A
pump disabled, 60 Hz           1.8 V, T = 25 �C, 2-Mux LCD      -- 1.2 --
refresh rate, driving 32 seg-  3.0 V, T = 25 �C, 2-Mux LCD      -- 1.4 --     �A
ment pins w/ no load)          3.8 V, T = 25 �C, 2-Mux LCD      -- 1.6 --
                                                                -- 0.8 --
                               1.8 V, T = 25 �C, 4-Mux LCD      -- 1.1 --
                               3.0 V, T = 25 �C, 4-Mux LCD      -- 1.4 --
                               3.8 V, T = 25 �C, 4-Mux LCD      -- 1.2 --
                                                                -- 1.7 --
Digital Supply Current         1.8 V, T = 25 �C, static LCD     -- 2.0 --
(Sleep Mode, SmaRTClock        3.0 V, T = 25 �C, static LCD     -- 1.4 --
running, 32.768 kHz Crys-      3.8 V, T = 25 �C, static LCD     -- 1.8 --
tal, LCD Contrast Mode 1,                                       -- 2.1 --
charge pump disabled,          1.8 V, T = 25 �C, 2-Mux LCD      -- 1.2 --
60 Hz refresh rate, driving    3.0 V, T = 25 �C, 2-Mux LCD      -- 1.6 --
32 segment pins w/ no load)    3.8 V, T = 25 �C, 2-Mux LCD      -- 1.8 --
                                                                -- 2.0 --
                               1.8 V, T = 25 �C, 4-Mux LCD
                               3.0 V, T = 25 �C, 4-Mux LCD      -- 1.3 --
                               3.8 V, T = 25 �C, 4-Mux LCD      -- 1.8 --
                                                                -- 1.8 --
Digital Supply Current         1.8 V, T = 25 �C, static LCD     -- 2.0 --
(Sleep Mode, SmaRTClock        1.8 V, T = 25 �C, 2-Mux LCD
running, internal LFO, LCD     1.8 V, T = 25 �C, 3-Mux LCD
Contrast Mode 3 (2.7 V),       1.8 V, T = 25 �C, 4-Mux LCD
charge pump enabled,
60 Hz refresh rate, driving
32 segment pins w/ no load)

Digital Supply Current         1.8 V, T = 25 �C, static LCD
(Sleep Mode, SmaRTClock        1.8 V, T = 25 �C, 2-Mux LCD
running, 32.768 kHz Crys-      1.8 V, T = 25 �C, 3-Mux LCD
tal, LCD Contrast Mode 3       1.8 V, T = 25 �C, 4-Mux LCD
(2.7 V), charge pump
enabled, 60 Hz refresh rate,
driving 32 segment pins w/
no load)

54                             Rev. 0.3
                                                                          Si102x/3x

Table 4.4. Digital Supply Current with DC-DC Converter Disabled (Continued)

�40 to +85 �C, 25 MHz system clock unless otherwise specified.

Parameter                     Conditions                              Min Typ Max Units

Digital Supply Current--Sleep Mode (LCD disabled, RTC enabled)

Digital Supply Current        1.8 V, T = 25 �C                        -- 0.40 --              �A

(Sleep Mode, SmaRTClock       3.0 V, T = 25 �C                        -- 0.60 --

running, 32.768 kHz crystal)  3.8 V, T = 25 �C                        -- 0.70 --

                                            1.8 V, T = 85 �C          -- 1.56 --
                                            3.0 V, T = 85 �C
                                            3.8 V, T = 85 �C          --  2.38  --
                              (includes SmaRTClock oscillator and         2.79
                                                                      --        --

                              VBAT Supply Monitor)

Digital Supply Current        1.8 V, T = 25 �C                        -- 0.20 --              �A

(Sleep Mode, SmaRTClock       3.0 V, T = 25 �C                        -- 0.30 --

running, internal LFO)        3.8 V, T = 25 �C                        -- 0.40 --

                                            1.8 V, T = 85 �C          -- 1.30 --
                                            3.0 V, T = 85 �C
                                            3.8 V, T = 85 �C          --  2.06  --
                              (includes SmaRTClock oscillator and         2.41
                                                                      --        --

                              VBAT Supply Monitor)

Digital Supply Current--Sleep Mode (LCD disabled, RTC disabled)

Digital Supply Current                 1.8 V, T = 25 �C               -- 0.05 --              �A
(Sleep Mode)                           3.0 V, T = 25 �C
                                       3.8 V, T = 25 �C               -- 0.07 --
                                       1.8 V, T = 85 �C
                                       3.0 V, T = 85 �C               -- 0.11 --
                                       3.8 V, T = 85 �C
                              (includes POR supply monitor)           -- 1.13 --

                                                                      -- 1.83 --
                                                                              2.25
                                                                      --        --

Digital Supply Current        1.8 V, T = 25 �C                        -- 0.01 --              �A
(Sleep Mode, VBAT Supply      3.0 V, T = 25 �C
Monitor Disabled)             3.8 V, T = 25 �C                        -- 0.02 --
                              1.8 V, T = 85 �C
                              3.0 V, T = 85 �C                        -- 0.03 --
                              3.8 V, T = 85 �C
                                                                      -- TBD --

                                                                      -- TBD --

                                                                      -- TBD --

Notes:
    1. Based on device characterization data; Not production tested.

2. SYSCLK must be at least 32 kHz to enable debugging.

3. Active Current measure using typical code loop - Digital Supply Current depends upon the particular code
    being executed. Digital Supply Current depends on the particular code being executed. The values in this
    table are obtained with the CPU executing a mix of instructions in two loops: djnz R1, $, followed by a loop
    that accesses an SFR, and moves data around using the CPU (between accumulator and b-register). The
    supply current will vary slightly based on the physical location of this code in flash. As described in the Flash
    Memory chapter, it is best to align the jump addresses with a flash word address (byte location /4), to
    minimize flash accesses and power consumption.

4. Includes oscillator and regulator supply current.

5. Using SmaRTClock osillator with external 32.768 kHz CMOS clock. Does not include crystal bias current.

6. Low-Power Idle mode current measured with CLKMODE = 0x04, PCON = 0x01, and PCLKEN = 0x0F.

7. Low-Power Idle mode current measured with CLKMODE = 0x04, PCON = 0x01, and PCLKEN = 0x00.

                              Rev. 0.3                                                                     55
Si102x/3x

              7

              6

                                                                                              Active

              5

    IDD (mA)  4

                                                                                              Idle

              3

              2

                                                                        LP Idle (PCLKEN=0x0F)

              1

                                                                           LP Idle (PCLKEN=0x00)

              0

                 0  5  10  15               20                                                        25  30

                           Frequency (MHz)

                    Figure 4.1. Frequency Sensitivity (External CMOS Clock, 25�C)

56                         Rev. 0.3
                                                                               Si102x/3x

Table 4.5. Port I/O DC Electrical Characteristics

VIO = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.

Parameters                    Conditions                       Min        Typ        Max Units

Output High Voltage High Drive Strength, PnDRV.n = 1

                IOH = �3 mA, Port I/O push-pull                VIO� 0.7   --         --

                IOH = �10 �A, Port I/O push-pull               VIO � 0.1  --         --

                IOH = �10 mA, Port I/O push-pull                          See Chart

                                                                                          V

                Low Drive Strength, PnDRV.n = 0

                IOH = �1 mA, Port I/O push-pull                VIO � 0.7  --         --
                IOH = �10 �A, Port I/O push-pull
                IOH = �3 mA, Port I/O push-pull                VIO � 0.1  --         --

                                                               --         See Chart  --

Output Low Voltage High Drive Strength, PnDRV.n = 1

                IOL = 8.5 mA                                   --         --         0.6
                IOL = 10 �A
                IOL = 25 mA                                    --         --         0.1

                                                               --         See Chart  --

                                                                                          V

                Low Drive Strength, PnDRV.n = 0

                IOL = 1.4 mA                                   --         --         0.6

                IOL = 10 �A                                    --         --         0.1
                IOL = 4 mA
                                                               --         See Chart  --

Input High Voltage VDD = 2.0 to 3.8 V                          VIO � 0.6  --         --   V

                VDD = 1.8 to 2.0 V                             0.7 x VIO  --         --   V

Input Low Voltage VDD = 2.0 to 3.8 V                           --         --         0.6  V

                VDD = 1.8 to 2.0 V                             --         --         0.3 x VIO V

                Weak Pullup Off                                --         --         �1

Input Leakage   Weak Pullup On, VIN = 0 V, VDD = 1.8 V         --         4          --   �A
Current

                Weak Pullup On, Vin = 0 V, VDD = 3.8 V         --         20         35

                                          Rev. 0.3                                                57
Si102x/3x

                     Typical VOH (High Drive Mode)

    Voltage  3.6                                    VDD = 3.6V
             3.3                                    VDD = 3.0V
                                                    VDD = 2.4V
               3                                    VDD = 1.8V
             2.7
             2.4     5 10 15 20 25 30 35 40 45 50
             2.1                            Load Current (mA)
             1.8
             1.5
             1.2
             0.9

                  0

                     Typical VOH (Low Drive Mode)

             3.6

             3.3                                    VDD = 3.6V

             3                                      VDD = 3.0V

             2.7                                    VDD = 2.4V

    Voltage  2.4                                    VDD = 1.8V

             2.1

             1.8

             1.5

             1.2

             0.9
                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
                                                   Load Current (mA)

                     Figure 4.2. Typical VOH Curves, 1.8�3.8 V

58                   Rev. 0.3
                                                                                                          Si102x/3x

                                         Typical VOL (High Drive Mode)

         1.8

                                                                                              VDD = 3.6V
         1.5

                                                                                              VDD = 3.0V
         1.2

                                                                                              VDD = 2.4V

Voltage  0.9            VDD = 1.8V

         0.6

         0.3

         0
           -80 -70 -60 -50 -40 -30 -20 -10 0
                                            Load Current (mA)

                                          Typical VOL (Low Drive Mode)

         1.8

                                                                                              VDD = 3.6V
         1.5

                                                                                              VDD = 3.0V
         1.2

                                                                                              VDD = 2.4V

Voltage  0.9            VDD = 1.8V

         0.6

         0.3

         0
           -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0
                                            Load Current (mA)

               Figure 4.3. Typical VOL Curves, 1.8�3.8 V

              Rev. 0.3                                                                                    59
Si102x/3x

Table 4.6. Reset Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.

           Parameter                   Conditions                  Min Typ Max Units
RST Output Low Voltage                IOL = 1.4 mA,
RST Input High Voltage             VDD = 2.0 to 3.8 V              --   --       0.6  V
                                   VDD = 1.8 to 2.0 V
RST Input Low Voltage              VDD = 2.0 to 3.8 V              VDD � 0.6 --  --   V
                                   VDD = 1.8 to 2.0 V
RST Input Pullup Current     RST = 0.0 V, VDD = 1.8 V              0.7 x VDD --  --   V
                             RST = 0.0 V, VDD = 3.8 V
VDD Monitor Threshold                Early Warning                 --   --       0.6  V
(VRST)                                Reset Trigger
VBAT Ramp Time for        (all power modes except Sleep)           --   -- 0.3 x VDD V
Power On
                             VBAT Ramp from 0�1.8 V                --   4        --   �A

                                                                   --   20       35

                                                                   1.8 1.85 1.9       V

                                                                   1.7 1.75 1.8

                                                                   --   --       3    ms

POR Monitor Threshold     Brownout Condition (VDD Falling)         0.45 0.7 1.0
                                                                                                                          V
(VPOR)                    Recovery from Brownout (VDD Rising) -- 1.75 --

Missing Clock Detector    Time from last system clock rising edge  100  650 1000      �s
Timeout                                  to reset initiation

Minimum System Clock w/   System clock frequency which triggers    --   7        10   kHz
Missing Clock Detector        a missing clock detector timeout
Enabled

Reset Time Delay          Delay between release of any reset       --   10       --   �s
                                      source and code

                              execution at location 0x0000

Minimum RST Low Time to                                            15   --       --   �s
Generate a System Reset

Digital/Analog Monitor                                             --   300      --   ns
Turn-on Time

Digital Monitor Supply                                             --   14       --   �A
Current
                                                                   --   14       --   �A
Analog Monitor Supply
Current

60                        Rev. 0.3
                                                                                    Si102x/3x

Table 4.7. Power Management Electrical Specifications

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.

Parameter                   Conditions                                   Min Typ    Max                Units

Idle Mode Wake-up Time                                                    2   --        3 SYSCLKs

Suspend Mode Wake-up Time   CLKDIV = 0x00                                 --  400   --                 ns

                            Low Power or Precision Osc.

Sleep Mode Wake-up Time                                                   --  2     --                 �s

Table 4.8. Flash Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.,

       Parameter               Conditions                              Min    Typ   Max                Units
Flash Size                  Si1020/24/30/34                          131072    --
                            Si1021/25/31/35                          65536     --   --                 bytes
                            Si1022/26/32/36                          32768     --
                            Si1023/27/33/37                          16384     --   --                 bytes

                                                                       20 k   100k  --                 bytes

                                                                        28     32   --                 bytes
                                                                        57     64
Endurance                                                                           --                 Erase/Write
                                                                                                          Cycles

Erase Cycle Time                                                                    36                 ms
Write Cycle Time
                                                                                    71                 �s

Table 4.9. Internal Precision Oscillator Electrical Characteristics

VDD = 1.8 to 3.8 V; TA = �40 to +85 �C unless otherwise specified; Using factory-calibrated settings.

Parameter                   Conditions                               Min      Typ   Max                Units
                                                                              24.5   25                MHz
Oscillator Frequency         �40 to +85 �C,                          24
                            VDD = 1.8�3.8 V                                   300*   --                 �A
Oscillator Supply Current
(from VDD)                  25 �C; includes bias current             --
                                    of 50 �A typical

*Note: Does not include clock divider or clock tree supply current.

Table 4.10. Internal Low-Power Oscillator Electrical Characteristics

VDD = 1.8 to 3.8 V; TA = �40 to +85 �C unless otherwise specified; Using factory-calibrated settings.

Parameter                   Conditions                               Min      Typ   Max                Units
                                                                                                       MHz
Oscillator Frequency         �40 to +85 �C,                          18       20    22
                            VDD = 1.8�3.8 V                                                             �A

Oscillator Supply Current   25 �C

(from VDD)                  No separate bias current                 --       100*  --

                            required

*Note: Does not include clock divider or clock tree supply current.

                            Rev. 0.3                                                                          61
Si102x/3x

Table 4.11. SmaRTClock Characteristics

VDD = 1.8 to 3.8 V; TA = �40 to +85 �C unless otherwise specified; Using factory-calibrated settings.

    Parameter                     Conditions           Min          Typ       Max                      Units
                                                                                                        kHz
    Oscillator Frequency (LFO)                         13.1         16.4      19.7

Table 4.12. ADC0 Electrical Characteristics

VDD = 1.8 to 3.8 V, VREF = 1.65 V (REFSL[1:0] = 11), �40 to +85 �C unless otherwise specified.

    Parameter                     Conditions                   Min Typ Max Units

                                  DC Accuracy

Resolution                        12-bit mode                             12                           bits
                                  10-bit mode                             10
Integral Nonlinearity             12-bit mode1
Differential Nonlinearity         10-bit mode                  --         �1                    �3     LSB
(Guaranteed Monotonic)            12-bit mode1                 --
                                  10-bit mode                       �0.5 �1

                                                               --   �0.8 �2                            LSB
                                                               --   �0.5 �1

Offset Error                      12-bit mode                  --   �<1                         �3     LSB
Full Scale Error                  10-bit mode                  --   �<1                         �3
                                  12-bit mode2
                                  10-bit mode                  --         �1                     �4    LSB
                                                               --         �1                    �2.5

Dynamic performance (10 kHz sine-wave single-ended input, 1 dB below Full Scale, maximum
sampling rate)

Signal-to-Noise Plus Distortion3  12-bit mode                  62         65                    --     dB
Signal-to-Distortion3             10-bit mode                  54
Spurious-Free Dynamic Range3      12-bit mode                             58                    --
                                  10-bit mode
                                  12-bit mode                  --         76                    --     dB
                                  10-bit mode                  --
                                                                          73                    --

                                                               --         82                    --     dB
                                                               --
                                                                          75                    --

Conversion Rate

SAR Conversion Clock              Normal Power Mode            --         --                    8.33   MHz
                                                                          --                    4.4
                                  Low Power Mode               --

Conversion Time in SAR Clocks     10-bit Mode                  13         --                    --     clocks
                                  8-bit Mode                   11         --                    --

                                  Initial Acquisition          1.5        --                    --

Track/Hold Acquisition Time       Subsequent Acquisitions (DC  1.1        --                    --     us
                                         input, burst mode)

Throughput Rate                   12-bit mode                  --         --                    75     ksps
                                                                          --                    300
                                  10-bit mode                  --

    1. INL and DNL specifications for 12-bit mode do not include the first or last four ADC codes.
    2. The maximum code in 12-bit mode is 0xFFFC. The Full Scale Error is referenced from the maximum code.
    3. Performance in 8-bit mode is similar to 10-bit mode.

62                                      Rev. 0.3
                                                                          Si102x/3x

Table 4.12. ADC0 Electrical Characteristics (Continued)

VDD = 1.8 to 3.8 V, VREF = 1.65 V (REFSL[1:0] = 11), �40 to +85 �C unless otherwise specified.

           Parameter               Conditions                  Min Typ Max Units

Analog Inputs

ADC Input Voltage Range            Single Ended (AIN+ � GND)   0    -- VREF                          V

Absolute Pin Voltage with respect  Single Ended                0    -- VDD                           V
to GND
                                      1x Gain                  --   16                          --   pF
Sampling Capacitance                 0.5x Gain                      13

Input Multiplexer Impedance                                    --   5                           --   k

Power Specifications

                                   Normal Power Mode:

                                   Conversion Mode (300 ksps) --    650                         --

Power Supply Current               Tracking Mode (0 ksps)      --   740                         --
(VDD supplied to ADC0)
                                   Low Power Mode:                                                   �A
Power Supply Rejection
                                   Conversion Mode (150 ksps) --    370                         --

                                   Tracking Mode (0 ksps)      --   400                         --

                                   Internal High Speed VREF    --   67                          --   dB

                                   External VREF               --   74                          --

1. INL and DNL specifications for 12-bit mode do not include the first or last four ADC codes.
2. The maximum code in 12-bit mode is 0xFFFC. The Full Scale Error is referenced from the maximum code.
3. Performance in 8-bit mode is similar to 10-bit mode.

Table 4.13. Temperature Sensor Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.

           Parameter               Conditions                  Min  Typ                         Max  Units
                                                                     �1                          --    �C
Linearity                                                      --   3.40                         --
                                                                     40                          --  mV/�C
Slope                                                          --   1025                         --  �V/�C
                                                                     18                          --
Slope Error*                                                   --                                      mV
                                                                     1.7                         --    mV
Offset                             Temp = 25 �C                --
                                                                     35                          --    �s
Offset Error*                      Temp = 25 �C                --
                                                                                                       �A
Temperature Sensor Turn-On                                     --
Time

Supply Current                                                 --

*Note: Represents one standard deviation from the mean.

                                   Rev. 0.3                                                                 63
Si102x/3x

Table 4.14. Voltage Reference Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.

    Parameter        Conditions                                Min   Typ   Max   Units

Internal High-Speed Reference (REFSL[1:0] = 11)                1.62  1.65  1.68    V
                                                                --    --   1.5     �s
Output Voltage        �40 to +85 �C,                            --   260    --    �A
VREF Turn-on Time    VDD = 1.8�3.8 V                            --   140    --
                                                                                   V
Supply Current       Normal Power Mode                           0    --   VDD    �A
                       Low Power Mode                           --   5.25   --

External Reference (REFSL[1:0] = 00, REFOE = 0)

Input Voltage Range

Input Current        Sample Rate = 300 ksps;
                            VREF = 3.0 V

64                   Rev. 0.3
                                                                          Si102x/3x

Table 4.15. IREF0 Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C, unless otherwise specified.

Parameter                        Conditions                     Min  Typ  Max      Units

Static Performance

Resolution                                                           6             bits

                                 Low Power Mode, Source         0    -- VDD � 0.4

Output Compliance Range          High Current Mode, Source      0    -- VDD � 0.8                        V
Integral Nonlinearity
                                 Low Power Mode, Sink           0.3  --   VDD

                                 High Current Mode, Sink        0.8  --   VDD

                                                                -- <�0.2 �1.0      LSB

Differential Nonlinearity                                       -- <�0.2 �1.0      LSB

Offset Error                                                    -- <�0.1 �0.5      LSB

                                 Low Power Mode, Source         --   --   �5                             %

Full Scale Error                 High Current Mode, Source --        --   �6                             %
Absolute Current Error
                                 Low Power Mode, Sink           --   --   �8                             %

                                 High Current Mode, Sink        --   --   �8                             %

                                 Low Power Mode                 --   <�1  �3                             %
                                  Sourcing 20 �A

Dynamic Performance

Output Settling Time to 1/2 LSB                                 --   300  --                             ns

Startup Time                                                    --   1    --                             �s

Power Consumption

Net Power Supply Current         Low Power Mode, Source

(VDD supplied to IREF0 minus     IREF0DAT = 000001              --   10   --                             �A

any output source current)       IREF0DAT = 111111              --   10   --                             �A

                                 High Current Mode, Source

                                 IREF0DAT = 000001              --   10   --                             �A

                                 IREF0DAT = 111111              --   10   --                             �A

                                 Low Power Mode, Sink

                                 IREF0DAT = 000001              --   1    --                             �A

                                 IREF0DAT = 111111              --   11   --                             �A

                                 High Current Mode, Sink

                                 IREF0DAT = 000001              --   12   --                             �A

                                 IREF0DAT = 111111              --   81   --                             �A

Note: Refer to "7.1. PWM Enhanced Mode" on page 110 for information on how to improve IREF0 resolution.

                                 Rev. 0.3                                                                    65
Si102x/3x

Table 4.16. Comparator Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise noted.

    Parameter                     Conditions               Min    Typ   Max  Units
                                                                  120    --    ns
Response Time:                    CP0+ � CP0� = 100 mV --         110    --    ns
                                                                  180    --    ns
Mode 0, VDD = 2.4 V, VCM* = 1.2 V CP0+ � CP0� = �100 mV --        220    --    ns
                                                                  350    --    ns
Response Time:                    CP0+ � CP0� = 100 mV --         600    --    ns
                                                                  1240   --    ns
Mode 1, VDD = 2.4 V, VCM* = 1.2 V CP0+ � CP0� = �100 mV --        3200   --    ns
                                                                   1.5   --
Response Time:                    CP0+ � CP0� = 100 mV --                    mV/V

Mode 2, VDD = 2.4 V, VCM* = 1.2 V CP0+ � CP0� = �100 mV --

Response Time:                    CP0+ � CP0� = 100 mV --

Mode 3, VDD = 2.4 V, VCM* = 1.2 V CP0+ � CP0� = �100 mV --

Common-Mode Rejection Ratio                                --

Inverting or Non-Inverting Input                           �0.25  -- VDD + 0.25 V
Voltage Range

Input Capacitance                                          --     12    --   pF

Input Bias Current                                         --     1     --   nA

Input Offset Voltage                                       �10    --    +10  mV

Power Supply

Power Supply Rejection                                     --     0.1   --   mV/V

                                  VDD = 3.8 V              --     0.6   --   �s

Power-up Time                     VDD = 3.0 V              --     1.0   --   �s
Supply Current at DC
                                  VDD = 2.4 V              --     1.8   --   �s

                                  VDD = 1.8 V              --     10    --   �s

                                  Mode 0                   --     23    --   �A

                                  Mode 1                   --     8.8   --   �A

                                  Mode 2                   --     2.6   --   �A

                                  Mode 3                   --     0.4   --   �A

*Note: Vcm is the common-mode voltage on CP0+ and CP0�.

66                                Rev. 0.3
                                                                                  Si102x/3x

Table 4.16. Comparator Electrical Characteristics (Continued)

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise noted.

              Parameter  Conditions                            Min Typ            Max      Units

Hysteresis

Mode 0

Hysteresis 1             (CPnHYP/N1�0 = 00)                    --       0         --       mV

Hysteresis 2             (CPnHYP/N1�0 = 01)                    --       8.5       --       mV

Hysteresis 3             (CPnHYP/N1�0 = 10)                    --       17        --       mV

Hysteresis 4             (CPnHYP/N1�0 = 11)                    --       34        --       mV

Mode 1

Hysteresis 1             (CPnHYP/N1�0 = 00)                    --       0         --       mV

Hysteresis 2             (CPnHYP/N1�0 = 01)                    --       6.5       --       mV

Hysteresis 3             (CPnHYP/N1�0 = 10)                    --       13        --       mV

Hysteresis 4             (CPnHYP/N1�0 = 11)                    --       26        --       mV

Mode 2

Hysteresis 1             (CPnHYP/N1�0 = 00)                    --       0         1        mV

Hysteresis 2             (CPnHYP/N1�0 = 01)                    2        5         10       mV

Hysteresis 3             (CPnHYP/N1�0 = 10)                    5        10        20       mV

Hysteresis 4             (CPnHYP/N1�0 = 11)                    12       20        30       mV

Mode 3

Hysteresis 1             (CPnHYP/N1�0 = 00)                    --       0         --       mV

Hysteresis 2             (CPnHYP/N1�0 = 01)                    --       4.5       --       mV

Hysteresis 3             (CPnHYP/N1�0 = 10)                    --       9         --       mV

Hysteresis 4             (CPnHYP/N1�0 = 11)                    --       17        --       mV

*Note: Vcm is the common-mode voltage on CP0+ and CP0�.

Table 4.17. VREG0 Electrical Characteristics

VDD = 1.8 to 3.8 V, �40 to +85 �C unless otherwise specified.

          Parameter      Conditions                                Min       Typ     Max Units
Input Voltage Range
Bias Current                                                       1.8       --       3.8  V

                         Normal, idle, suspend, or stop mode       --        20       --   �A

                         Rev. 0.3                                                              67
Si102x/3x

Table 4.18. LCD0 Electrical Characteristics

VDD = 1.8 to 3.8 V; TA = �40 to +85 �C unless otherwise specified; Using factory-calibrated settings.

    Parameter               Conditions                Min  Typ  Max                                    Units
                                                                                                        mV
Charge Pump Output Voltage                            --   �30  --                                      kHz
                Error
                                                                                                       Units
    LCD Clock Frequency                               16   --   33                                      nA

Table 4.19. PC0 Electrical Characteristics

VDD = 1.8 to 3.8 V; TA = �40 to +85 �C unless otherwise specified; Using factory-calibrated settings.

    Parameter               Conditions                Min  Typ  Max

                            1.8 V                     --   145  --

Supply Current              2.2 V                     --   175  --
(25 �C, 2 ms sample rate)   3.0 V
                                                      --   235  --

                            3.8 V                     --   285  --

68                                          Rev. 0.3
                                                                          Si102x/3x

Table 4.20. DC0 (Buck Converter) Electrical Characteristics

VDD = 1.8 to 3.8 V; TA = �40 to +85 �C unless otherwise specified; Using factory-calibrated settings.

Parameter                  Condition                          Min Typ Max Units

Input Voltage Range                                           1.8    --                                3.8  V
Input Supply to Output
Voltage Differential                                          0.45   --                                --   V
(for regulation)
Output Voltage Range        Programmable from 1.8 to 3.5 V    1.8   1.9                                3.5  V
                                     VDC = 1.8 to 3.0 V.       --    --
Output Power                                                   --    --                                250 mW
                                   VBAT  VDC + 0.5.           0.47  0.56
Output Load Current                                           450    --                                85   mA
Inductor Value1            For load currents less than 50 mA  550    --
                             For load currents greater than     1   2.2   0.68                              �H
Inductor Current Rating                      50 mA             --   4.7
                                                               --    --                                --   mA
Output Capacitor Value2       Target output = 1.8 to 3.0 V3    --    --                                --
Input Capacitor2                  Target output = 3.1 V3       --    --
                                  Target output = 3.3 V3       --    --                                10   �F
Output Load Current               Target output = 3.5 V4       --    --
(based on output power                Output = 1.9 V;                                                  --   �F
specification)                                                 --   0.03
                                Load current up-to 85 mA;                                              853
Load Regulation                 Supply range = 2.4�3.8 V       --    --
                                                              1.9   2.9                                703  mA
Maximum DC Load Current                                                                                503
During Startup
Switching Clock Frequency                                                                              104

                                                                                                       -- mv/mA

                                                                                                       5    mA

                                                                                                       3.8 MHz

Notes:

    1. Recommended: Inductor similar to NLV32T-R56J-PF (0.56 �H)

    2. Recommended: X7R or X5R ceramic capacitors with low ESR. Example: Murata GRM21BR71C225K with

         ESR < 10 m ( @ frequency > 1 MHz)

   3. VBAT  VDC + 0.5. Auto-Bypass enabled (DC0MD.2 = 1).

    4. VBAT = 3.8V. Auto-Bypass disabled (DC0MD.2 = 0).

                           Rev. 0.3                                                                             69
Si102x/3x

4.3. EZRadioPRO� Peripheral Electrical Characteristics

Table 4.21. DC Characteristics1

    Parameter        Symbol      Conditions                                Min Typ Max Units

Supply Voltage       VDD_RF                                                1.8 3.0 3.6 V
Range

Power Saving Modes IShutdown RC Oscillator, Main Digital Regulator,        -- 15 50 nA

                                 and Low Power Digital Regulator OFF

                     IStandby Low Power Digital Regulator ON (Register -- 450 800 nA
                                        values retained) and Main Digital

                                       Regulator, and RC Oscillator OFF

                     ISleep      RC Oscillator and Low Power Digital       -- 1 -- �A
                                                Regulator ON

                              (Register values retained) and Main Digital

                                 Regulator OFF

                     ISensor- Main Digital Regulator and Low Battery -- 1 -- �A

                     LBD         Detector ON,

                                 Crystal Oscillator and all other blocks

                                 OFF2

                     ISensor-TS Main Digital Regulator and Temperature -- 1 -- �A
                                                        Sensor ON,

                                       Crystal Oscillator and all other blocks
                                                            OFF2

                     IReady      Crystal Oscillator and Main Digital       -- 800 -- �A

                                 Regulator ON,

                              all other blocks OFF. Crystal Oscillator

                                 buffer disabled

TUNE Mode Current ITune          Synthesizer and regulators enabled        -- 8.5 -- mA

RX Mode Current      IRX                                                   -- 18.5 -- mA

TX Mode Current      ITX_+20     txpow[2:0] = 111 (+20 dBm)                -- 85 -- mA

Si1020/21/22/23/30/           Using Silicon Labs' Reference Design.

31/32/33                      TX current consumption is dependent on

                                 match and board layout.

TX Mode Current      ITX_+13     txpow[2:0] = 110 (+13 dBm)                -- 30 -- mA

Si1024/25/26/27/34/           Using Silicon Labs' Reference Design.

35/36/37                      TX current consumption is dependent on

                                 match and board layout.

                     ITX_+1      txpow[2:0] = 010 (+1 dBm)                 -- 17 -- mA

                              Using Silicon Labs' Reference Design.

                              TX current consumption is dependent on

                                 match and board layout.

Notes:
    1. All specification guaranteed by production test unless otherwise noted. Production test conditions and max
         limits are listed in the "Production Test Conditions" section on page 77.
    2. Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions"
         section on page 77.

70                               Rev. 0.3
                                                                       Si102x/3x

Table 4.22. Synthesizer AC Electrical Characteristics1

Parameter                   Symbol   Conditions                        Min Typ Max Units

Synthesizer Frequency       FSYN                                       240 -- 960 MHz
Range
Synthesizer Frequency       FRES-LB  Low Band, 240�480 MHz             -- 156.25 -- Hz
Resolution2
Reference Frequency         FRES-HB  High Band, 480�960 MHz            -- 312.5 -- Hz
Input Level2
                            fREF_LV When using external reference 0.7 -- 1.6  V
Synthesizer Settling Time2
                                     signal driving XOUT pin, instead
Residual FM2
                                     of using crystal. Measured peak-
Phase Noise2
                                     to-peak (VPP)

                            tLOCK    Measured from exiting Ready -- 200 --    �s

                                     mode with XOSC running to any

                                     frequency.

                                     Including VCO Calibration.

                            FRMS Integrated over 250 kHz band- --      2  4 kHzRMS

                                     width (500 Hz lower bound of

                                     integration)

                            L(fM)    F = 10 kHz                        -- �80 -- dBc/Hz
                                     F = 100 kHz                       -- �90 -- dBc/Hz

                                     F = 1 MHz                         -- �115 -- dBc/Hz

                                     F = 10 MHz                        -- �130 -- dBc/Hz

Notes:
    1. All specification guaranteed by production test unless otherwise noted. Production test conditions and max
         limits are listed in the "Production Test Conditions" section on page 77.
    2. Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section
         on page 77.

                                     Rev. 0.3                                           71
Si102x/3x

Table 4.23. Receiver AC Electrical Characteristics1

    Parameter              Symbol   Conditions                            Min Typ Max Units

RX Frequence Range          FRX                                           240  --    960 MHz
RX Sensitivity2            PRX_2
                                           (BER < 0.1%)                   -- �121 -- dBm

                                    (2 kbps, GFSK, BT = 0.5,
                                           f = 5 kHz)3

                           PRX_40           (BER < 0.1%)                  -- �108 -- dBm

                                    (40 kbps, GFSK, BT = 0.5,
                                           f = 20 kHz)3

                           PRX_100           (BER < 0.1%)                 -- �104 -- dBm

                                    (100 kbps, GFSK, BT = 0.5,
                                            f = 50 kHz)3

                           PRX_125           (BER < 0.1%)                 -- �101 -- dBm
                                    (125 kbps, GFSK, BT = 0.5,

                                            f = 62.5 kHz)

                           PRX_OOK             (BER < 0.1%)               --   �110  -- dBm
                                    (4.8 kbps, 350 kHz BW, OOK)3

                                    (BER < 0.1%)                          -- �102 -- dBm

                                    (40 kbps, 400 kHz BW, OOK)3

RX Channel Bandwidth3      BW                                             2.6  --    620 kHz

BER Variation vs Power     PRX_RES  Up to +5 dBm Input Level              --   0     0.1 ppm
Level3                      RIN-RX
LNA Input Impedance3                           915 MHz                    -- 51�60j --   
                                               868 MHz
(Unmatched--measured                           433 MHz                    -- 54�63j --
differentially across RX                       315 MHz
input pins)                                                               -- 89�110j --

                                                                          -- 107�137j --

RSSI Resolution            RESRSSI                                        --   �0.5 -- dB

1-Ch Offset Selectivity3 C/I1-CH    Desired Ref Signal 3 dB above         --   �31   -- dB

2-Ch Offset Selectivity3   C/I2-CH   sensitivity, BER < 0.1%. Interferer  --   �35   -- dB
3-Ch Offset Selectivity3  C/I3-CH       and desired modulated with       --
                                                                               �40   -- dB
                                    40 kbps F = 20 kHz GFSK with BT

                                    = 0.5, channel spacing = 150 kHz

Blocking at 1 MHz Offset3 1MBLOCK Desired Ref Signal 3 dB above           --   �52   -- dB

Blocking at 4 MHz Offset3 4MBLOCK   sensitivity. Interferer and desired   --   �56   -- dB
Blocking at 8 MHz Offset3 8MBLOCK     modulated with 40 kbps F =          --
                                       20 kHz GFSK with BT = 0.5               �63   -- dB

Image Rejection3           ImREJ    Rejection at the image frequency. --       �30   -- dB
                                                  IF=937 kHz

Spurious Emissions3        POB_RX1  Measured at RX pins                   --   --    �54 dBm

Notes:
    1. All specification guaranteed by production test unless otherwise noted. Production test conditions and max
         limits are listed in the "Production Test Conditions" section on page 77.
    2. Receive sensitivity at multiples of 30 MHz may be degraded. If channels with a multiple of 30 MHz are required
         it is recommended to shift the crystal frequency. Contact Silicon Labs Applications Support for
         recommendations.
    3. Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section
         on page 77.

72                                  Rev. 0.3
                                                                             Si102x/3x

Table 4.24. Transmitter AC Electrical Characteristics1

Parameter                     Symbol    Conditions                   Min Typ Max Units

TX Frequency Range              FTX     860�960 MHz                    240 --    960   MHz
FSK Data Rate2                DRFSK                                  0.123 --    256   kbps
OOK Data Rate2                DROOK                                  0.123 --     40   kbps
                                                                     �0.625      �320  kHz
Modulation Deviation            f1                                               �160  kHz
                                                                                  --   kHz
                              f2        240�860 MHz                  �0.625            dBm
                                                                                 +20
Modulation Deviation          fRES                                   -- 0.625          dBm
Resolution2                                                                      +13    dB
                                                                                        dB
Output Power Range--          PTX                                    +1 --        --    dB
                                                                                  --
Si1020/21/22/23/30/31/32/333                                                           dBm
                                                                                  --
Output Power Range--          PTX                                    �4 --             dBm
                                                                                  --
Si1024/25/26/27/34/35/36/373                                                           dBm
                                                                                 �54   dBm
TX RF Output Steps2           PRF_OUT controlled by txpow[2:0]       --      3
                                                                                 �54
TX RF Output Level2           PRF_TEMP  �40 to +85 C                 --      2
                                                                                 �42
Variation vs. Temperature                                                        �42

TX RF Output Level            PRF_FREQ Measured across any one --            1
Variation vs. Frequency2
                                        frequency band

Transmit Modulation           B*T       Gaussian Filtering Band- -- 0.5
Filtering2
                                        with Time Product
Spurious Emissions2
                              POB-TX1      POUT = 11 dBm,            ----
                                        Frequencies <1 GHz

                              POB-TX2 1�12.75 GHz, excluding         --      --

                                        harmonics

Harmonics2                    P2HARM Using reference design TX --            --

                              P3HARM    matching network and filter  --      --
                                        with max output power. Har-

                                        monics reduce linearly with

                                        output power.

Notes:
    1. All specification guaranteed by production test unless otherwise noted. Production test conditions and max
         limits are listed in the "Production Test Conditions" section on page 77.
    2. Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section
         on page 77.
    3. Output power is dependent on matching components, board layout, and is measured at the pin.

                                        Rev. 0.3                                       73
Si102x/3x

Table 4.25. Auxiliary Block Specifications1

    Parameter                Symbol    Conditions                  Min  Typ Max Units

Temperature Sensor           TSA After calibrated via sen-         --   0.5  --  �C
Accuracy2
                                       sor offset register

                                             tvoffs[7:0]

Temperature Sensor           TSS                                   --   5    -- mV/�C
Sensitivity2
                             LBDRES                                --   50   --  mV
Low Battery Detector
Resolution2                  LBDCT                                 --   250  --  �s

Low Battery Detector         FMC       Configurable to             32.768k -- 30M Hz
Conversion Time2
                                       30 MHz, 15 MHz,
Microcontroller Clock
Output Frequency

                                       10 MHz, 4 MHz, 3 MHz,

                                       2 MHz, 1 MHz, or

                                       32.768 kHz

General Purpose ADC          ADCENB                                --   8    --  bit
Resolution2                  ADCRES
                                                                   --   4    -- mV/bit
General Purpose ADC Bit
Resolution2

Temp Sensor & General        ADCCT                                 --   305  --  �s

Purpose ADC Conversion
Time2

30 MHz XTAL Start-Up time    t30M      Using XTAL and board        --   600  --  �s

                                       layout in reference

                                       design. Start-up time

                                       will vary with XTAL type

                                       and board layout.

30 MHz XTAL Cap              30MRES See "32.5.8. Crystal           --   97   --  fF
Resolution2
                                       Oscillator" on page 464

                                       for the total load capaci-

                                       tance calculation

32 kHz XTAL Start-Up Time2 t32k                                    --   6    --  sec

32 kHz Accuracy using        32KRCRES                              --   1000 --  ppm

Internal RC Oscillator2

32 kHz RC Oscillator Start-  t32kRC                                --   500  --  �s
Up

POR Reset Time               tPOR      Current consumption         --   9.5  --  ms
Software Reset Time2
                                       during POR time is

                                       200 �A typical

                             tsoft                                 --   250  --  �s

Notes:
    1. All specification guaranteed by production test unless otherwise noted. Production test conditions and max
         limits are listed in the "Production Test Conditions" section on page 77.
    2. Guaranteed by qualification. Qualification test conditions are listed in the "Production Test Conditions" section
         on page 77.

74                                     Rev. 0.3
                                                                          Si102x/3x

Table 4.26. Digital IO Specifications (nIRQ)

Parameter Symbol                         Conditions                 Min   Typ Max Units

Rise Time              TRISE       0.1 x VDD_RF to 0.9 x VDD_RF,    --    --         8   ns

                                         CL = 5 pF

Fall Time              TFALL       0.9 x VDD_RF to 0.1 x VDD_RF,    --    --         8   ns

                                         CL = 5 pF

Input Capacitance CIN                                               --    --         1   pF

Logic High Level       VIH                                          VDD_RF � 0.6 --  --  V

Input Voltage

Logic Low Level        VIL                                                -- 0.6         V

Input Voltage

Input Current          IIN               0
Logic High Level  VOH IOH<1 mA source, VDD_RF=1.8 V VDD_RF � 0.6 --                  --  V

Output Voltage

Logic Low Level  VOL               IOL<1 mA sink, VDD_RF=1.8 V      --    -- 0.6         V

Output Voltage

Note: All specifications guaranteed by qualification. Qualification test conditions are listed in the "Production Test
         Conditions" section on page 77.

Table 4.27. GPIO Specifications (GPIO_0, GPIO_1, and GPIO_2)

Parameter              Symbol            Conditions                 Min   Typ Max Units

Rise Time                   TRISE 0.1 x VDD_RF to 0.9 x VDD_RF,     --    --         8   ns

                                         CL = 10 pF, DRV<1:0> = HH

Fall Time                   TFALL 0.9 x VDD_RF to 0.1 x VDD_RF,     --    --         8   ns

                                         CL = 10 pF, DRV<1:0> = HH

Input Capacitance           CIN                                     --    --         1   pF

Logic High Level Input VIH                                          VDD_RF � 0.6 --      V
Voltage

Logic Low Level Input VIL                                           --    -- 0.6         V
Voltage

Input Current                 IIN        0
Input Current If Pul-       IINP         VIL = 0 V                  5     -- 25 �A

lup is Activated

Maximum Output         IOmaxLL           DRV<1:0> = LL              0.1   0.5 0.8 mA
Current                IOmaxLH           DRV<1:0> = LH
                       IOmaxHL           DRV<1:0> = HL              0.9   2.3 3.5 mA

                                                                    1.5   3.1 4.8 mA

                                IOmaxHH   DRV<1:0> = HH             1.8   3.6 5.4 mA

Logic High Level Out- VOH                IOH< IOmax source,         VDD_RF � 0.6 --  --  V
put Voltage                                VDD_RF = 1.8 V

Logic Low Level Out- VOL                 IOL< IOmax sink,           --    -- 0.6         V
put Voltage                              VDD_RF = 1.8 V

Note: All specifications guaranteed by qualification. Qualification test conditions are listed in the "Production Test
         Conditions" section on page 77.

                                         Rev. 0.3                                                                       75
Si102x/3x

Table 4.28. Absolute Maximum Ratings

           Parameter                              Value               Unit

VDD_RF to GND                                          �0.3, +3.6       V
Instantaneous VRF-peak to GND on TX Output Pin         �0.3, +8.0       V
Sustained VRF-peak to GND on TX Output Pin             �0.3, +6.5       V
Voltage on Digital Control Inputs                 �0.3, VDD_RF + 0.3    V
Voltage on Analog Inputs                          �0.3, VDD_RF + 0.3    V
RX Input Power                                                        dBm
                                                            +10

Operating Ambient Temperature Range TA            �40 to +85           C
Thermal Impedance JA                                   30             C/W
Junction Temperature TJ
Storage Temperature Range TSTG                        +125             C
                                                  �55 to +125          C

Note: Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the
         device. These are stress ratings only and functional operation of the device at or beyond these ratings in the
         operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for
         extended periods may affect device reliability. Power Amplifier may be damaged if switched on without proper
         load or termination connected. TX matching network design will influence TX VRF-peak on TX output pin.
         Caution: ESD sensitive device.

76                                      Rev. 0.3
                                                         Si102x/3x

4.4. Definition of Test Conditions for the EZRadioPRO Peripheral

Production Test Conditions:

TA = +25 �C
VDD = +3.3 VDC
Sensitivity measured at 919 MHz
TX output power measured at 915 MHz
External reference signal (XOUT) = 1.0 VPP at 30 MHz, centered around 0.8 VDC
Production test schematic (unless noted otherwise)
All RF input and output levels referred to the pins of the Si102x/3x (not the RF module)

Qualification Test Conditions:

TA = �40 to +85 �C
VDD_RF = +1.8 to +3.6 VDC
Using reference design or production test schematic
All RF input and output levels referred to the pins of the Si102x/3x (not the RF module)

Rev. 0.3  77
Si102x/3x

5. SAR ADC with 16-bit Auto-Averaging Accumulator and
    Autonomous Low Power Burst Mode

The ADC0 on Si102x/3x devices is a 300 ksps, 10-bit or 75 ksps, 12-bit successive-approximation-register
(SAR) ADC with integrated track-and-hold and programmable window detector. ADC0 also has an autono-
mous low power Burst Mode which can automatically enable ADC0, capture and accumulate samples,
then place ADC0 in a low power shutdown mode without CPU intervention. It also has a 16-bit accumulator
that can automatically oversample and average the ADC results. See Section 5.4 for more details on using
the ADC in 12-bit mode.
The ADC is fully configurable under software control via Special Function Registers. The ADC0 operates in
Single-ended mode and may be configured to measure various different signals using the analog multi-
plexer described in "5.7. ADC0 Analog Multiplexer" on page 95. The voltage reference for the ADC is
selected as described in "5.9. Voltage and Ground Reference Options" on page 100.

                                                                                             ADC0CN

                                    AD0EN
                                        BURSTEN

                                             AD0INT
                                                 AD0BUSY
                                                      AD0WINT
                                                          AD0CM2
                                                               AD0CM1
                                                                   AD0CM0

                               VDD                          000                       AD0BUSY (W)
                                              Start                                   Timer 0 Overflow
     ADC0TK  Burst Mode Logic             Conversion 001                              Timer 2 Overflow
    ADC0PWR                                                                           Timer 3 Overflow
                                                            010                       CNVSTR Input

                                                            011

                                                            100

                               10/12-Bit
                                 SAR

                               ADC
     From    AD0SC4AIN+
    AMUX0        AD0SC3
                      AD0SC2
                          AD0SC1                                                      16-Bit Accumulator
                               AD0SC0
                                   AD08BE                                                    AD0WINT
                                        AD0TM
                                            AMP0GN                                            Window
                                                                                             Compare
                                                              SYSCLK                  32 Logic
                                                                  REF

                                                                         ADC0H ADC0L
                                    ADC0LTH ADC0LTL

                   ADC0CF           ADC0GTH ADC0GTL

             Figure 5.1. ADC0 Functional Block Diagram

5.1. Output Code Formatting

The registers ADC0H and ADC0L contain the high and low bytes of the output conversion code from the
ADC at the completion of each conversion. Data can be right-justified or left-justified, depending on the
setting of the AD0SJST[2:0]. When the repeat count is set to 1, conversion codes are represented as 10-
bit unsigned integers. Inputs are measured from 0 to VREF x 1023/1024. Example codes are shown below
for both right-justified and left-justified data. Unused bits in the ADC0H and ADC0L registers are set to 0.

78                             Rev. 0.3
                                                         Si102x/3x

   Input Voltage  Right-Justified ADC0H:ADC0L            Left-Justified ADC0H:ADC0L
                           (AD0SJST = 000)                       (AD0SJST = 100)
VREF x 1023/1024                  0x03FF                                0xFFC0
VREF x 512/1024                   0x0200                                0x8000
VREF x 256/1024                   0x0100                                0x4000
                                  0x0000                                0x0000
           0

When the repeat count is greater than 1, the output conversion code represents the accumulated result of
the conversions performed and is updated after the last conversion in the series is finished. Sets of 4, 8,
16, 32, or 64 consecutive samples can be accumulated and represented in unsigned integer format. The
repeat count can be selected using the AD0RPT bits in the ADC0AC register. When a repeat count higher
than 1, the ADC output must be right-justified (AD0SJST = 0xx); unused bits in the ADC0H and ADC0L
registers are set to 0. The example below shows the right-justified result for various input voltages and
repeat counts. Notice that accumulating 2n samples is equivalent to left-shifting by n bit positions when all
samples returned from the ADC have the same value.

  Input Voltage   Repeat Count = 4   Repeat Count = 16   Repeat Count = 64
VREF x 1023/1024         0x0FFC              0x3FF0             0xFFC0
VREF x 512/1024          0x0800              0x2000              0x8000
VREF x 511/1024          0x07FC              0x1FF0             0x7FC0
                         0x0000              0x0000              0x0000
           0

The AD0SJST bits can be used to format the contents of the 16-bit accumulator. The accumulated result
can be shifted right by 1, 2, or 3 bit positions. Based on the principles of oversampling and averaging, the
effective ADC resolution increases by 1 bit each time the oversampling rate is increased by a factor of 4.
The example below shows how to increase the effective ADC resolution by 1, 2, and 3 bits to obtain an
effective ADC resolution of 11-bit, 12-bit, or 13-bit respectively without CPU intervention.

  Input Voltage   Repeat Count = 4   Repeat Count = 16   Repeat Count = 64
                    Shift Right = 1     Shift Right = 2     Shift Right = 3
VREF x 1023/1024     11-Bit Result       12-Bit Result       13-Bit Result
VREF x 512/1024          0x07F7             0x0FFC               0x1FF8
VREF x 511/1024
                         0x0400              0x0800              0x1000
           0
                         0x03FE             0x04FC               0x0FF8

                         0x0000              0x0000              0x0000

                                     Rev. 0.3                                        79
Si102x/3x

5.2. Modes of Operation

ADC0 has a maximum conversion speed of 300 ksps in 10-bit mode. The ADC0 conversion clock (SAR-
CLK) is a divided version of the system clock when burst mode is disabled (BURSTEN = 0), or a divided
version of the low power oscillator when burst mode is enabled (BURSEN = 1). The clock divide value is
determined by the AD0SC bits in the ADC0CF register.

5.2.1. Starting a Conversion
A conversion can be initiated in one of five ways, depending on the programmed states of the ADC0 Start
of Conversion Mode bits (AD0CM2�0) in register ADC0CN. Conversions may be initiated by one of the fol-
lowing:

    1. Writing a 1 to the AD0BUSY bit of register ADC0CN
    2. A Timer 0 overflow (i.e., timed continuous conversions)
    3. A Timer 2 overflow
    4. A Timer 3 overflow
    5. A rising edge on the CNVSTR input signal (pin P0.6)
Writing a 1 to AD0BUSY provides software control of ADC0 whereby conversions are performed "on-
demand". During conversion, the AD0BUSY bit is set to logic 1 and reset to logic 0 when the conversion is
complete. The falling edge of AD0BUSY triggers an interrupt (when enabled) and sets the ADC0 interrupt
flag (AD0INT). When polling for ADC conversion completions, the ADC0 interrupt flag (AD0INT) should be
used. Converted data is available in the ADC0 data registers, ADC0H:ADC0L, when bit AD0INT is logic 1.
When Timer 2 or Timer 3 overflows are used as the conversion source, Low Byte overflows are used if
Timer 2/3 is in 8-bit mode; High byte overflows are used if Timer 2/3 is in 16-bit mode. See "33. Timers" on
page 491 for timer configuration.

Important Note About Using CNVSTR: The CNVSTR input pin also functions as Port pin P0.6. When the
CNVSTR input is used as the ADC0 conversion source, Port pin P0.6 should be skipped by the Digital
Crossbar. To configure the Crossbar to skip P0.6, set to 1 Bit 6 in register P0SKIP. See "27. Port Input/Out-
put" on page 358 for details on Port I/O configuration.

5.2.2. Tracking Modes
Each ADC0 conversion must be preceded by a minimum tracking time in order for the converted result to
be accurate. The minimum tracking time is given in Table 4.12. The AD0TM bit in register ADC0CN con-
trols the ADC0 track-and-hold mode. In its default state when Burst Mode is disabled, the ADC0 input is
continuously tracked, except when a conversion is in progress. When the AD0TM bit is logic 1, ADC0
operates in low-power track-and-hold mode. In this mode, each conversion is preceded by a tracking
period of 3 SAR clocks (after the start-of-conversion signal). When the CNVSTR signal is used to initiate
conversions in low-power tracking mode, ADC0 tracks only when CNVSTR is low; conversion begins on
the rising edge of CNVSTR (see Figure 5.2). Tracking can also be disabled (shutdown) when the device is
in low power standby or sleep modes. Low-power track-and-hold mode is also useful when AMUX settings
are frequently changed, due to the settling time requirements described in "5.2.4. Settling Time Require-
ments" on page 83.

80  Rev. 0.3
                                                                                          Si102x/3x

            CNVSTR                 A. ADC0 Timing for External Trigger Source
(AD0CM[2:0]=100)
                                                                           1 2 3 4 5 6 7 8 9 10 11 12 13 14
         SAR Clocks

AD0TM=1                            Low Power   Track           Convert                    Low Power
                                   or Convert                                                Mode

AD0TM=0                            Track or Convert            Convert                           Track

       Write '1' to AD0BUSY,       B. ADC0 Timing for Internal Trigger Source
             Timer 0, Timer 2,
                                               1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
Timer 1, Timer 3 Overflow
(AD0CM[2:0]=000, 001,010           Low Power   Track     Convert                          Low Power Mode
                                   or Convert
                        011, 101)

                              SAR
                           Clocks

                       AD0TM=1

                                               1 2 3 4 5 6 7 8 9 10 11 12 13 14

       SAR                         Track or           Convert                             Track
    Clocks                         Convert

AD0TM=0

Figure 5.2. 10-Bit ADC Track and Conversion Example Timing (BURSTEN = 0)

                                               Rev. 0.3                                                      81
Si102x/3x

5.2.3. Burst Mode
Burst Mode is a power saving feature that allows ADC0 to remain in a low power state between conver-
sions. When Burst Mode is enabled, ADC0 wakes from a low power state, accumulates 1, 4, 8, 16, 32, or
64 using an internal Burst Mode clock (approximately 20 MHz), then re-enters a low power state. Since the
Burst Mode clock is independent of the system clock, ADC0 can perform multiple conversions then enter a
low power state within a single system clock cycle, even if the system clock is slow (e.g. 32.768 kHz), or
suspended.

Burst Mode is enabled by setting BURSTEN to logic 1. When in Burst Mode, AD0EN controls the ADC0
idle power state (i.e. the state ADC0 enters when not tracking or performing conversions). If AD0EN is set
to logic 0, ADC0 is powered down after each burst. If AD0EN is set to logic 1, ADC0 remains enabled after
each burst. On each convert start signal, ADC0 is awakened from its Idle Power State. If ADC0 is powered
down, it will automatically power up and wait the programmable Power-Up Time controlled by the
AD0PWR bits. Otherwise, ADC0 will start tracking and converting immediately. Figure 5.3 shows an exam-
ple of Burst Mode Operation with a slow system clock and a repeat count of 4.

When Burst Mode is enabled, a single convert start will initiate a number of conversions equal to the repeat
count. When Burst Mode is disabled, a convert start is required to initiate each conversion. In both modes,
the ADC0 End of Conversion Interrupt Flag (AD0INT) will be set after "repeat count" conversions have
been accumulated. Similarly, the Window Comparator will not compare the result to the greater-than and
less-than registers until "repeat count" conversions have been accumulated.

In Burst Mode, tracking is determined by the settings in AD0PWR and AD0TK. The default settings for
these registers will work in most applications without modification; however, settling time requirements may
need adjustment in some applications. Refer to "5.2.4. Settling Time Requirements" on page 83 for more
details.

Notes:
Setting AD0TM to 1 will insert an additional 3 SAR clocks of tracking before each conversion,

    regardless of the settings of AD0PWR and AD0TK.
When using Burst Mode, care must be taken to issue a convert start signal no faster than once every

    four SYSCLK periods. This includes external convert start signals.

                             System Clock

                             Convert Start

    AD0TM = 1  Powered  Power-Up   T  C  T  T  C  T  T  C  T  T  C  Powered  Power-Up   T C..
    AD0EN = 0    Down   and Track  3        3        3        3       Down   and Track

    AD0TM = 0  Powered  Power-Up   C TC TC TC                    Powered     Power-Up   T C..
    AD0EN = 0    Down   and Track                                  Down      and Track

                        AD0PWR                    AD0TK

                              T = Tracking set by AD0TK
                              T3 = Tracking set by AD0TM (3 SAR clocks)
                              C = Converting

    Figure 5.3. Burst Mode Tracking Example with Repeat Count Set to 4

82                                       Rev. 0.3
                                                     Si102x/3x

5.2.4. Settling Time Requirements

A minimum amount of tracking time is required before each conversion can be performed, to allow the
sampling capacitor voltage to settle. This tracking time is determined by the AMUX0 resistance, the ADC0
sampling capacitance, any external source resistance, and the accuracy required for the conversion. Note
that in low-power tracking mode, three SAR clocks are used for tracking at the start of every conversion.
For many applications, these three SAR clocks will meet the minimum tracking time requirements, and
higher values for the external source impedance will increase the required tracking time.

Figure 5.4 shows the equivalent ADC0 input circuit. The required ADC0 settling time for a given settling
accuracy (SA) may be approximated by Equation . When measuring the Temperature Sensor output or
VDD with respect to GND, RTOTAL reduces to RMUX. See Table 4.12 for ADC0 minimum settling time
requirements as well as the mux impedance and sampling capacitor values.

t     =  ln    S-2---A-n-    RTOTALCSAMPLE
            

ADC0 Settling Time Requirements

Where:
SA is the settling accuracy, given as a fraction of an LSB (for example, 0.25 to settle within 1/4 LSB)
t is the required settling time in seconds
RTOTAL is the sum of the AMUX0 resistance and any external source resistance.
n is the ADC resolution in bits (10).

         MUX Select

P0.x

                             RMUX

                                            CSAMPLE

         RCInput= RMUX * CSAMPLE

                   Note: The value of CSAMPLE depends on the PGA Gain. See Table 4.12 for details.

                                  Figure 5.4. ADC0 Equivalent Input Circuits

5.2.5. Gain Setting
The ADC has gain settings of 1x and 0.5x. In 1x mode, the full scale reading of the ADC is determined
directly by VREF. In 0.5x mode, the full-scale reading of the ADC occurs when the input voltage is VREF x 2.
The 0.5x gain setting can be useful to obtain a higher input Voltage range when using a small VREF volt-
age, or to measure input voltages that are between VREF and VDD. Gain settings for the ADC are con-
trolled by the AMP0GN bit in register ADC0CF.

                             Rev. 0.3                                                                    83
Si102x/3x

5.3. 8-Bit Mode

Setting the ADC08BE bit in register ADC0CF to 1 will put the ADC in 8-bit mode.In 8-bit mode, only the
8 MSBs of data are converted, allowing the conversion to be completed in two fewer SAR clock cycles
than a 10-bit conversion. This can result in an overall lower power consumption since the system can
spend more time in a low power mode. The two LSBs of a conversion are always 00 in this mode, and the
ADC0L register will always read back 0x00.

5.4. 12-Bit Mode

Si102x/3x devices have an enhanced SAR converter that provides 12-bit resolution while retaining the 10-
and 8-bit operating modes of the other devices in the family. When configured for 12-bit conversions, the
ADC performs four 10-bit conversions using four different reference voltages and combines the results into
a single 12-bit value. Unlike simple averaging techniques, this method provides true 12-bit resolution of AC
or DC input signals without depending on noise to provide dithering. The converter also employs a hard-
ware Dynamic Element Matching algorithm that reconfigures the largest elements of the internal DAC for
each of the four 10-bit conversions to cancel the any matching errors, enabling the converter to achieve
12-bit linearity performance to go along with its 12-bit resolution. For best performance, the Low Power
Oscillator should be selected as the system clock source while taking 12-bit ADC measurements.

The 12-bit mode is enabled by setting the AD012BE bit (ADC0AC.7) to logic 1 and configuring Burst Mode
for four conversions as described in Section 5.2.3. The conversion can be initiated using any of the meth-
ods described in Section 5.2.1, and the 12-bit result will appear in the ADC0H and ADC0L registers. Since
the 12-bit result is formed from a combination of four 10-bit results, the maximum output value is 4 x (1023)
= 4092, rather than the max value of (2^12 � 1) = 4095 that is produced by a traditional 12-bit converter. To
further increase resolution, the burst mode repeat value may be configured to any multiple of four conver-
sions. For example, if a repeat value of 16 is selected, the ADC0 output will be a 14-bit number (sum of
four 12-bit numbers) with 13 effective bits of resolution.

84  Rev. 0.3
                                                                    Si102x/3x

5.5. Low Power Mode

The SAR converter provides a low power mode that allows a significant reduction in operating current
when operating at low SAR clock frequencies. Low power mode is enabled by setting the AD0LPM bit
(ADC0PWR.7) to 1. In general, low power mode is recommended when operating with SAR conversion
clock frequency at 4 MHz or less. See the Electrical Characteristics chapter for details on power consump-
tion and the maximum clock frequencies allowed in each mode. Setting the Low Power Mode bit reduces
the bias currents in both the SAR converter and in the High-Speed Voltage Reference.

Table 5.1. Representative Conversion Times and Energy Consumption for the SAR ADC
                                         with 1.65 V High-Speed VREF

                               Normal Power Mode                    Low Power Mode

                     8 bit     10 bit             12 bit  8 bit     10 bit    12 bit

Highest nominal      8.17 MHz 8.17 MHz   6.67 MHz           4.08      4.08    4.00 MHz
    SAR clock                             (20.0/3)          MHz       MHz      (20.0/5)
    frequency        (24.5/3)  (24.5/3)                   (24.5/6)  (24.5/6)

Total number of      11        13        52 (13 x 4)      11        13        52 (13*4)

conversion clocks

required

Total tracking time  1.5 �s    1.5 �s        4.8 �s       1.5 �s    1.5 �s    4.8 �s
         (min)                           (1.5+3 x 1.1)
                                                                              (1.5+3 x 1.1)

Total time for one   2.85 �s   3.09 �s   12.6 �s          4.19 �s 4.68 �s     17.8 �s
    conversion

ADC Throughput 351 ksps 323 ksps         79 ksps 238 ksps 214 ksps 56 ksps

Energy per           8.2 nJ    8.9 nJ    36.5 nJ          6.5 nJ 7.3 nJ       27.7 nJ
conversion

Note: This table assumes that the 24.5 MHz precision oscillator is used for 8- and 10-bit modes, and the 20 MHz
         low power oscillator is used for 12-bit mode. The values in the table assume that the oscillators run at their
         nominal frequencies. The maximum SAR clock values given in Table 4.12 allow for maximum oscillation
         frequencies of 25.0 MHz and 22 MHz for the precision and low-power oscillators, respectively, when using
         the given SAR clock divider values. Energy calculations are for the ADC subsystem only and do not include
         CPU current.

                                         Rev. 0.3                                        85
Si102x/3x

SFR Definition 5.1. ADC0CN: ADC0 Control

    Bit  7  6                5  4                            3         2              1                   0

Name AD0EN BURSTEN AD0INT AD0BUSY AD0WINT                                 ADC0CM[2:0]

Type R/W    R/W  R/W            W                            R/W                      R/W

Reset    0  0                0  0                            0         0              0                   0

SFR Page = All Pages; SFR Address = 0xE8; bit-addressable;

Bit Name                                                     Function

    7    AD0EN ADC0 Enable.

            0: ADC0 Disabled (low-power shutdown).

            1: ADC0 Enabled (active and ready for data conversions).

    6 BURSTEN ADC0 Burst Mode Enable.
                               0: ADC0 Burst Mode Disabled.
                               1: ADC0 Burst Mode Enabled.

    5    AD0INT ADC0 Conversion Complete Interrupt Flag.

            Set by hardware upon completion of a data conversion (BURSTEN=0), or a burst
            of conversions (BURSTEN=1). Can trigger an interrupt. Must be cleared by soft-
            ware.

    4 AD0BUSY ADC0 Busy.
                               Writing 1 to this bit initiates an ADC conversion when ADC0CM[2:0] = 000.

    3 AD0WINT ADC0 Window Compare Interrupt Flag.

                               Set by hardware when the contents of ADC0H:ADC0L fall within the window speci-
                               fied by ADC0GTH:ADC0GTL and ADC0LTH:ADC0LTL. Can trigger an interrupt.
                               Must be cleared by software.

2:0 ADC0CM[2:0] ADC0 Start of Conversion Mode Select.

                            Specifies the ADC0 start of conversion source.
                            000: ADC0 conversion initiated on write of 1 to AD0BUSY.
                            001: ADC0 conversion initiated on overflow of Timer 0.
                            010: ADC0 conversion initiated on overflow of Timer 2.
                            011: ADC0 conversion initiated on overflow of Timer 3.
                            1xx: ADC0 conversion initiated on rising edge of CNVSTR.

86                              Rev. 0.3
                                                                                Si102x/3x

SFR Definition 5.2. ADC0CF: ADC0 Configuration

Bit    7  6              5                             4         3         2    1    0

Name              AD0SC[4:0]                                               AD08BE AD0TM AMP0GN

Type                 R/W                                                   R/W  R/W  R/W

Reset  1  1              1                             1         1         0    0    0

SFR Page = 0x0; SFR Address = 0xBC                               Function

Bit Name

7:3 AD0SC[4:0] ADC0 SAR Conversion Clock Divider.

                          SAR Conversion clock is derived from FCLK by the following equation, where
                          AD0SC refers to the 5-bit value held in bits AD0SC[4:0]. SAR Conversion clock
                          requirements are given in Table 4.12.
                          BURSTEN = 0: FCLK is the current system clock.
                          BURSTEN = 1: FCLK is the 20 MHz low power oscillator, independent of the system
                          clock.

          AD0SC = ---F----C----L----K---- � 1 *
                        CLKSAR

          *Round the result up.

                     or

          CLKSAR  =  -------F----C----L----K---------
                     AD0SC + 1

2 AD08BE ADC0 8-Bit Mode Enable.
                         0: ADC0 operates in 10-bit mode (normal operation).
                         1: ADC0 operates in 8-bit mode.

1 AD0TM ADC0 Track Mode.
                         Selects between Normal or Delayed Tracking Modes.
                         0: Normal Track Mode: When ADC0 is enabled, conversion begins immediately fol-
                         lowing the start-of-conversion signal.
                         1: Delayed Track Mode: When ADC0 is enabled, conversion begins 3 SAR clock
                         cycles following the start-of-conversion signal. The ADC is allowed to track during
                         this time.

0 AMP0GN ADC0 Gain Control.
                         0: The on-chip PGA gain is 0.5.
                         1: The on-chip PGA gain is 1.

                                                       Rev. 0.3                           87
Si102x/3x

SFR Definition 5.3. ADC0AC: ADC0 Accumulator Configuration

    Bit  7     6    5                    4        3         2                          1            0

Name AD012BE AD0AE                  AD0SJST[2:0]                                       AD0RPT[2:0]

Type R/W       W                     R/W                                               R/W

Reset    0     0    0                    0        0         0                          0            0

SFR Page = 0x0; SFR Address = 0xBA

    Bit  Name                                     Function

    7    AD012BE ADC0 12-Bit Mode Enable.

               Enables 12-bit Mode.

               0: 12-bit Mode Disabled.

               1: 12-bit Mode Enabled.

    6    AD0AE ADC0 Accumulate Enable.

               Enables multiple conversions to be accumulated when burst mode is disabled.

               0: ADC0H:ADC0L contain the result of the latest conversion when Burst Mode is
               disabled.

               1: ADC0H:ADC0L contain the accumulated conversion results when Burst Mode
               is disabled. Software must write 0x0000 to ADC0H:ADC0L to clear the accumu-
               lated result.

               This bit is write-only. Always reads 0b.

    5:3 AD0SJST[2:0] ADC0 Accumulator Shift and Justify.

                                  Specifies the format of data read from ADC0H:ADC0L.
                                  000: Right justified. No shifting applied.
                                  001: Right justified. Shifted right by 1 bit.
                                  010: Right justified. Shifted right by 2 bits.
                                  011: Right justified. Shifted right by 3 bits.
                                  100: Left justified. No shifting applied.
                                  All remaining bit combinations are reserved.

    2:0 AD0RPT[2:0] ADC0 Repeat Count.

                                  Selects the number of conversions to perform and accumulate in Burst Mode.
                                  This bit field must be set to 000 if Burst Mode is disabled.
                                  000: Perform and Accumulate 1 conversion.
                                  001: Perform and Accumulate 4 conversions.
                                  010: Perform and Accumulate 8 conversions.
                                  011: Perform and Accumulate 16 conversions.
                                  100: Perform and Accumulate 32 conversions.
                                  101: Perform and Accumulate 64 conversions.
                                  All remaining bit combinations are reserved.

88                                   Rev. 0.3
                                                                Si102x/3x

SFR Definition 5.4. ADC0PWR: ADC0 Burst Mode Power-Up Time

Bit    7     6  5                   4           3       2       1    0

Name AD0LPM                                             AD0PWR[3:0]

Type R/W     R  R                   R                      R/W

Reset  0     0  0                   0           1       1       1    1

SFR Page = 0xF; SFR Address = 0xBA            Function

Bit Name

7      AD0LPM ADC0 Low Power Mode Enable.

             Enables Low Power Mode Operation.

             0: Low Power Mode disabled.

             1: Low Power Mode enabled.

6:4 Unused Read = 0000b; Write = Don't Care.

3:0 AD0PWR[3:0] ADC0 Burst Mode Power-Up Time.

                             Sets the time delay required for ADC0 to power up from a low power state.
                             For BURSTEN = 0:

                                                  ADC0 power state controlled by AD0EN.
                             For BURSTEN = 1 and AD0EN = 1:

                                                  ADC0 remains enabled and does not enter a low power state after
                             all conversions are complete.
                             Conversions can begin immediately following the start-of-conversion signal.
                             For BURSTEN = 1 and AD0EN = 0:

                                                  ADC0 enters a low power state after all conversions are complete.
                             Conversions can begin a programmed delay after the start-of-conversion signal.

             The ADC0 Burst Mode Power-Up time is programmed according to the following
             equation:

                 AD0PWR = T----s---t--a---r---t--u---p-- � 1
                                    400ns

                 or

                 Tstartup = AD0PWR + 1400ns

             Note: Setting AD0PWR to 0x04 provides a typical tracking time of 2 us for the first sample
                      taken after the start of conversion.

                                    Rev. 0.3                                             89
Si102x/3x

SFR Definition 5.5. ADC0TK: ADC0 Burst Mode Track Time

    Bit  7  6  5                    4             3         2  1  0

Name                                              AD0TK[5:0]

Type     R  R                                        R/W

Reset    0  0  0                    1             1         1  1  0

SFR Page = 0xF; SFR Address = 0xBB                Function

Bit Name

    7 Reserved Read = 0b; Write = Must Write 0b.

    6 Unused Read = 0b; Write = Don't Care.

5:0 AD0TK[5:0] ADC0 Burst Mode Track Time.
                          Sets the time delay between consecutive conversions performed in Burst Mode.

            The ADC0 Burst Mode Track time is programmed according to the following equa-
            tion:

                         AD0TK = 63 � T---5-t--0r---a-n--c-s--k- � 1

                             or

                            Ttrack = 64 � AD0TK50ns

Notes:
    1. If AD0TM is set to 1, an additional 3 SAR clock cycles of Track time will be inserted prior to starting the
         conversion.
    2. The Burst Mode Track delay is not inserted prior to the first conversion. The required tracking time for the first
         conversion should be met by the Burst Mode Power-Up Time.

90                                  Rev. 0.3
                                                                    Si102x/3x

SFR Definition 5.6. ADC0H: ADC0 Data Word High Byte

Bit    7  6  5                       4             3  2             1                                               0

Name                                 ADC0[15:8]

Type                                    R/W

Reset  0  0  0                       0             0  0             0                                               0

SFR Page = 0x0; SFR Address = 0xBE

Bit Name     Description                       Read                 Write

7:0 ADC0[15:8] ADC0 Data Word High   Most Significant Byte of the Set the most significant
                          Byte.      16-bit ADC0 Accumulator byte of the 16-bit ADC0
                                     formatted according to the Accumulator to the value
                                     settings in AD0SJST[2:0]. written.

Note: If Accumulator shifting is enabled, the most significant bits of the value read will be zeros. This register
         should not be written when the SYNC bit is set to 1.

SFR Definition 5.7. ADC0L: ADC0 Data Word Low Byte

Bit    7  6  5                       4             3  2             1                                               0

Name                                    ADC0[7:0]

Type                                    R/W

Reset  0  0  0                       0             0  0             0                                               0

SFR Page = 0x0; SFR Address = 0xBD;

Bit Name     Description                       Read                    Write

7:0 ADC0[7:0] ADC0 Data Word Low     Least Significant Byte of the  Set the least significant
                          Byte.      16-bit ADC0 Accumulator        byte of the 16-bit ADC0
                                     formatted according to the     Accumulator to the value
                                     settings in AD0SJST[2:0].      written.

Note: If Accumulator shifting is enabled, the most significant bits of the value read will be the least significant bits of
         the accumulator high byte. This register should not be written when the SYNC bit is set to 1.

5.6. Programmable Window Detector

The ADC Programmable Window Detector continuously compares the ADC0 output registers to user-pro-
grammed limits, and notifies the system when a desired condition is detected. This is especially effective in
an interrupt-driven system, saving code space and CPU bandwidth while delivering faster system
response times. The window detector interrupt flag (AD0WINT in register ADC0CN) can also be used in
polled mode. The ADC0 Greater-Than (ADC0GTH, ADC0GTL) and Less-Than (ADC0LTH, ADC0LTL)
registers hold the comparison values. The window detector flag can be programmed to indicate when mea-
sured data is inside or outside of the user-programmed limits, depending on the contents of the ADC0
Less-Than and ADC0 Greater-Than registers.

                                     Rev. 0.3                                                                          91
Si102x/3x

SFR Definition 5.8. ADC0GTH: ADC0 Greater-Than High Byte

    Bit  7     6  5                 4                           3         2  1                          0

Name                                AD0GT[15:8]

Type                                                       R/W

Reset    1     1  1                 1                           1         1  1                          1

SFR Page = 0x0; SFR Address = 0xC4

Bit      Name                                                   Function

7:0 AD0GT[15:8] ADC0 Greater-Than High Byte.
                             Most Significant Byte of the 16-bit Greater-Than window compare register.

SFR Definition 5.9. ADC0GTL: ADC0 Greater-Than Low Byte

    Bit  7     6  5                 4                           3         2  1                          0

Name                                AD0GT[7:0]

Type                                                       R/W

Reset    1     1  1                 1                           1         1  1                          1

SFR Page = 0x0; SFR Address = 0xC3                         Function
  Bit Name

7:0 AD0GT[7:0] ADC0 Greater-Than Low Byte.
                          Least Significant Byte of the 16-bit Greater-Than window compare register.

Note: In 8-bit mode, this register should be set to 0x00.

92                                  Rev. 0.3
                                                                          Si102x/3x

SFR Definition 5.10. ADC0LTH: ADC0 Less-Than High Byte

Bit    7  6  5                      4                           3      2  1                         0

Name                                AD0LT[15:8]

Type                                                       R/W

Reset  0  0  0                      0                           0      0  0                         0

SFR Page = 0x0; SFR Address = 0xC6                         Function

  Bit Name

7:0 AD0LT[15:8] ADC0 Less-Than High Byte.
                           Most Significant Byte of the 16-bit Less-Than window compare register.

SFR Definition 5.11. ADC0LTL: ADC0 Less-Than Low Byte

Bit    7  6  5                      4                           3      2  1                         0

Name                                                       AD0LT[7:0]

Type                                                       R/W

Reset  0  0  0                      0                           0      0  0                         0

SFR Page = 0x0; SFR Address = 0xC5                         Function

  Bit Name

7:0 AD0LT[7:0] ADC0 Less-Than Low Byte.
                           Least Significant Byte of the 16-bit Less-Than window compare register.

Note: In 8-bit mode, this register should be set to 0x00.

5.6.1. Window Detector In Single-Ended Mode

Figure 5.5 shows two example window comparisons for right-justified data, with
ADC0LTH:ADC0LTL = 0x0080 (128d) and ADC0GTH:ADC0GTL = 0x0040 (64d). The input voltage can
range from 0 to VREF x (1023/1024) with respect to GND, and is represented by a 10-bit unsigned integer
value. In the left example, an AD0WINT interrupt will be generated if the ADC0 conversion word
(ADC0H:ADC0L) is within the range defined by ADC0GTH:ADC0GTL and ADC0LTH:ADC0LTL
(if 0x0040 < ADC0H:ADC0L < 0x0080). In the right example, and AD0WINT interrupt will be generated if
the ADC0 conversion word is outside of the range defined by the ADC0GT and ADC0LT registers
(if ADC0H:ADC0L < 0x0040 or ADC0H:ADC0L > 0x0080). Figure 5.6 shows an example using left-justi-
fied data with the same comparison values.

                                    Rev. 0.3                                                           93
Si102x/3x

                                 ADC0H:ADC0L                                                                   ADC0H:ADC0L
        Input Voltage                                                                 Input Voltage
         (Px.x - GND)                                                                  (Px.x - GND)

    VREF x (1023/1024) 0x03FF                                                     VREF x (1023/1024) 0x03FF

                                               AD0WINT                                                                                               AD0WINT=1
                                              not affected
                                                                                                                            ADC0GTH:ADC0GTL
    VREF x (128/1024)  0x0081                 ADC0LTH:ADC0LTL                     VREF x (128/1024)  0x0081                        AD0WINT
    VREF x (64/1024)   0x0080                                          AD0WINT=1  VREF x (64/1024)   0x0080                       not affected
                       0x007F                                                                        0x007F
                                              ADC0GTH:ADC0GTL                                                               ADC0LTH:ADC0LTL
                       0x0041                                                                        0x0041
                       0x0040                                                                        0x0040
                       0x003F                                                                        0x003F

                                               AD0WINT                                                                      AD0WINT=1
                                              not affected

    0                  0x0000                                                     0                  0x0000

    Figure 5.5. ADC Window Compare Example: Right-Justified Single-Ended Data

                       ADC0H:ADC0L                                                                   ADC0H:ADC0L

    Input Voltage                                                                 Input Voltage
    (Px.x - GND)                                                                  (Px.x - GND)

    VREF x (1023/1024) 0xFFC0                                                     VREF x (1023/1024) 0xFFC0

                                               AD0WINT                                                                                               AD0WINT=1
                                              not affected
                                                                                                                            ADC0GTH:ADC0GTL
    VREF x (128/1024)  0x2040                 ADC0LTH:ADC0LTL                     VREF x (128/1024)  0x2040                        AD0WINT
    VREF x (64/1024)   0x2000                                          AD0WINT=1  VREF x (64/1024)   0x2000                       not affected
                       0x1FC0                                                                        0x1FC0
                                              ADC0GTH:ADC0GTL                                                               ADC0LTH:ADC0LTL
                       0x1040                                                                        0x1040
                       0x1000                                                                        0x1000
                       0x0FC0                                                                        0x0FC0

                                               AD0WINT                                                                      AD0WINT=1
                                              not affected

    0                  0x0000                                                     0                  0x0000

    Figure 5.6. ADC Window Compare Example: Left-Justified Single-Ended Data

5.6.2. ADC0 Specifications
See "4. Electrical Characteristics" on page 50 for a detailed listing of ADC0 specifications.

94                                                          Rev. 0.3
                                                         Si102x/3x

5.7. ADC0 Analog Multiplexer

ADC0 on Si102x/3x has an analog multiplexer, referred to as AMUX0.
AMUX0 selects the positive inputs to the single-ended ADC0. Any of the following may be selected as the
positive input: Port I/O pins, the on-chip temperature sensor, the VBAT Power Supply, Regulated Digital
Supply Voltage (Output of VREG0), VDC Supply, or the positive input may be connected to GND. The
ADC0 input channels are selected in the ADC0MX register described in SFR Definition 5.12.

                                               ADC0MX

                AD0MX4
                    AD0MX3
                         AD0MX2
                             AD0MX1
                                  AM0MX0

        P0.0

        P2.3*   AMUX                      Programmable
                                             Attenuator
Temp                                                             AIN+
Sensor
                                                            ADC0
        VBAT
                                          Gain = 0.5 or 1

Digital Supply

        VDC

                               *P1.0 � P1.3 are not available as analog inputs

                                Figure 5.7. ADC0 Multiplexer Block Diagram

Important Note About ADC0 Input Configuration: Port pins selected as ADC0 inputs should be config-
ured as analog inputs, and should be skipped by the Digital Crossbar. To configure a Port pin for analog
input, set to 0 the corresponding bit in register PnMDIN and disable the digital driver (PnMDOUT = 0 and
Port Latch = 1). To force the Crossbar to skip a Port pin, set to 1 the corresponding bit in register PnSKIP.
See Section "27. Port Input/Output" on page 358 for more Port I/O configuration details.

                      Rev. 0.3                                         95
Si102x/3x

SFR Definition 5.12. ADC0MX: ADC0 Input Channel Select

    Bit  7  6       5               4         3                      2      1    0

Name                                                                 AD0MX

Type     R  R       R               R/W       R/W                    R/W    R/W  R/W

Reset    0  0       0               1         1                      1      1    1

SFR Page = 0x0; SFR Address = 0xBB            Function
Bit Name

7:5 Unused Read = 000b; Write = Don't Care.
4:0 AD0MX AMUX0 Positive Input Selection.

                       Selects the positive input channel for ADC0.

            00000:  P0.0                      10000:                 P2.0
            00001:  P0.1                      10001:                 P2.1
            00010:  P0.2                      10010:                 P2.2
            00011:  P0.3                      10011:                 P2.3
            00100:  P0.4                      10100:                 Reserved.
                                                                     Reserved.
            00101:  P0.5                      10101:                 Reserved.
            00110:  P0.6                      10110:                 Reserved.
            00111:  P0.7                      10111:                 Reserved.
            01000:  Reserved                  11000:                 Reserved.
            01001:  Reserved                  11001:                 Reserved.
            01010:  Reserved                  11010:                 Temperature Sensor
            01011:  Reserved                  11011:                 VBAT Supply Voltage
            01100:  P1.4                      11100:                 (1.8�3.6 V)
            01101:  P1.5                                             Digital Supply Voltage
            01110:  P1.6                      11101:                 (VREG0 Output, 1.7 V Typical)
            01111:  P1.7                                             VBAT Supply Voltage
                                              11110:                 (1.8�3.6 V)
                                                                     Ground
                                              11111:

96                                  Rev. 0.3
                                                         Si102x/3xVoltage

5.8. Temperature Sensor

An on-chip temperature sensor is included on the Si102x/3x which can be directly accessed via the ADC
multiplexer in single-ended configuration. To use the ADC to measure the temperature sensor, the ADC
mux channel should select the temperature sensor. The temperature sensor transfer function is shown in
Figure 5.8. The output voltage (VTEMP) is the positive ADC input when the ADC multiplexer is set correctly.
The TEMPE bit in register REF0CN enables/disables the temperature sensor, as described in SFR
Definition 5.15. REF0CN: Voltage Reference Control. While disabled, the temperature sensor defaults to a
high impedance state and any ADC measurements performed on the sensor will result in meaningless
data. Refer to Table 4.12 for the slope and offset parameters of the temperature sensor.

                             VTEMP = Slope x (TempC - 25) +Offset

                             TempC = 25 + (VTEMP - Offset) / Slope

                                                                          Slope ( V / deg C)

                                                              Offset ( V at 25 Celsius)

                                              Temperature

                            Figure 5.8. Temperature Sensor Transfer Function

5.8.1. Calibration
The uncalibrated temperature sensor output is extremely linear and suitable for relative temperature mea-
surements (see Table 4.13 for linearity specifications). For absolute temperature measurements, offset
and/or gain calibration is recommended. Typically a 1-point (offset) calibration includes the following steps:

    1. Control/measure the ambient temperature (this temperature must be known).
    2. Power the device, and delay for a few seconds to allow for self-heating.
    3. Perform an ADC conversion with the temperature sensor selected as the positive input and GND

       selected as the negative input.
    4. Calculate the offset characteristics, and store this value in non-volatile memory for use with

       subsequent temperature sensor measurements.

         Rev. 0.3  97
Si102x/3x

Figure 5.9 shows the typical temperature sensor error assuming a 1-point calibration at 25 �C. Parame-
ters that affect ADC measurement, in particular the voltage reference value, will also affect temper-
ature measurement.

A single-point offset measurement of the temperature sensor is performed on each device during produc-
tion test. The measurement is performed at 25 �C �5 �C, using the ADC with the internal high speed refer-
ence buffer selected as the Voltage Reference. The direct ADC result of the measurement is stored in the
SFR registers TOFFH and TOFFL, shown in SFR Definition 5.13 and SFR Definition 5.14.

                       5.00                                                          5.00

                       4.00                                                          4.00

                       3.00                                                          3.00

                       2.00                                                          2.00

    Error (degrees C)  1.00                                                          1.00

                       0.00                                     40.00  60.00         0.00
                       -40.00  -20.00  0.00
                                                                              80.00
                                             20.00

                       -1.00                                                         -1.00

                       -2.00                                                         -2.00

                       -3.00                                                         -3.00

                       -4.00                                                         -4.00

                       -5.00                                                         -5.00

                                       Temperature (degrees C)

    Figure 5.9. Temperature Sensor Error with 1-Point Calibration (VREF = 1.68 V)

98                                           Rev. 0.3
                                                                 Si102x/3x

SFR Definition 5.13. TOFFH: Temperature Sensor Offset High Byte

Bit   7             6  5            4                3  2        1                                     0

Name                                      TOFF[9:2]

Type  R             R  R            R                R  R        R                                     R

Reset Varies  Varies   Varies       Varies    Varies    Varies  Varies                                 Varies

SFR Page = 0xF; SFR Address = 0xBE            Function
  Bit Name

7:0 TOFF[9:2] Temperature Sensor Offset High Bits.
                          Most Significant Bits of the 10-bit temperature sensor offset measurement.

SFR Definition 5.14. TOFFL: Temperature Sensor Offset Low Byte

Bit   7             6  5            4                3  2        1                                     0

Name     TOFF[1:0]

Type  R             R

Reset Varies  Varies   0            0                0  0        0                                     0

SFR Page = 0xF; SFR Address = 0xBD            Function
  Bit Name

7:6 TOFF[1:0] Temperature Sensor Offset Low Bits.
                          Least Significant Bits of the 10-bit temperature sensor offset measurement.

5:0 Unused Read = 0; Write = Don't Care.

                                    Rev. 0.3                                                                   99
Si102x/3x

5.9. Voltage and Ground Reference Options

The voltage reference MUX is configurable to use an externally connected voltage reference, the internal
voltage reference, or one of two power supply voltages (see Figure 5.10). The ground reference MUX
allows the ground reference for ADC0 to be selected between the ground pin (GND) or a port pin dedi-
cated to analog ground (P0.1/AGND).

The voltage and ground reference options are configured using the REF0CN SFR described on SFR
Definition 5.15. REF0CN: Voltage Reference Control. Electrical specifications are can be found in the
Electrical Specifications Chapter.

Important Note About the VREF and AGND Inputs: Port pins are used as the external VREF and AGND
inputs. When using an external voltage reference or the internal precision reference, P0.0/VREF should be
configured as an analog input and skipped by the Digital Crossbar. When using AGND as the ground refer-
ence to ADC0, P0.1/AGND should be configured as an analog input and skipped by the Digital Crossbar.
Refer to Section "27. Port Input/Output" on page 358 for complete Port I/O configuration details. The exter-
nal reference voltage must be within the range 0  VREF  VDD and the external ground reference must be
at the same DC voltage potential as GND.

                                                       REF0CN

                                                       REFGND                      Temp Sensor                                      ADC
                                                           REFSL1                 EN                                                Input
                                                               REFSL0                                                               Mux
                                                                   TEMPE
                                                                           REFOE

     VDD             E x te rn a l
           R1         V o lta g e
                    R e fe re n c e
                       C irc u it                                                 00

                                      P 0 .0 /V R E F

                          VBAT                                                    01

     GND                                               Internal 1.8V              10                                                VREF
                                                                                                                                    (to ADC)
                                                       Regulated Digital Supply
                                                                                                                                    Ground
                                                                                  11                                                (to ADC)

                 +  0.1F                                     Internal 1.65V
                                                       High Speed Reference
4.7F

                          GND

       Recommended        P 0 .1 /A G N D                                         0
     Bypass Capacitors                                                            1

                                                                                                                            REFGND

                    Figure 5.10. Voltage Reference Functional Block Diagram

100                                                    Rev. 0.3
                                                         Si102x/3x

5.10. External Voltage Reference

To use an external voltage reference, REFSL[1:0] should be set to 00. Bypass capacitors should be added
as recommended by the manufacturer of the external voltage reference. If the manufacturer does not pro-
vide recommendations, a 4.7uF in parallel with a 0.1uF capacitor is recommended.

5.11. Internal Voltage Reference

For applications requiring the maximum number of port I/O pins, or very short VREF turn-on time, the
1.65 V high-speed reference will be the best internal reference option to choose. The high speed internal
reference is selected by setting REFSL[1:0] to 11. When selected, the high speed internal reference will be
automatically enabled/disabled on an as-needed basis by ADC0.

For applications with a non-varying power supply voltage, using the power supply as the voltage reference
can provide ADC0 with added dynamic range at the cost of reduced power supply noise rejection. To use
the 1.8 to 3.6 V power supply voltage (VDD) or the 1.8 V regulated digital supply voltage as the reference
source, REFSL[1:0] should be set to 01 or 10, respectively.

5.12. Analog Ground Reference

To prevent ground noise generated by switching digital logic from affecting sensitive analog measure-
ments, a separate analog ground reference option is available. When enabled, the ground reference for
ADC0 during both the tracking/sampling and the conversion periods is taken from the P0.1/AGND pin. Any
external sensors sampled by ADC0 should be referenced to the P0.1/AGND pin. This pin should be con-
nected to the ground terminal of any external sensors sampled by ADC0. If an external voltage reference is
used, the P0.1/AGND pin should be connected to the ground of the external reference and its associated
decoupling capacitor. The separate analog ground reference option is enabled by setting REFGND to 1.
Note that when sampling the internal temperature sensor, the internal chip ground is always used for the
sampling operation, regardless of the setting of the REFGND bit. Similarly, whenever the internal 1.65 V
high-speed reference is selected, the internal chip ground is always used during the conversion period,
regardless of the setting of the REFGND bit.

5.13. Temperature Sensor Enable

The TEMPE bit in register REF0CN enables/disables the temperature sensor. While disabled, the temper-
ature sensor defaults to a high impedance state and any ADC0 measurements performed on the sensor
result in meaningless data. See Section "5.8. Temperature Sensor" on page 97 for details on temperature
sensor characteristics when it is enabled.

Rev. 0.3  101
Si102x/3x

SFR Definition 5.15. REF0CN: Voltage Reference Control

Bit     7  6  5                      4             3           2                     1  0

Name          REFGND                        REFSL             TEMPE

Type    R  R  R/W                    R/W           R/W        R/W                    R  R

Reset   0  0  0                      1             1           0                     0  0

SFR Page = 0x0; SFR Address = 0xD1             Function
   Bit Name

7:6 Unused Read = 00b; Write = Don't Care.
5 REFGND Analog Ground Reference.

           Selects the ADC0 ground reference.
           0: The ADC0 ground reference is the GND pin.
           1: The ADC0 ground reference is the P0.1/AGND pin.

4:3 REFSL Voltage Reference Select.

           Selects the ADC0 voltage reference.
           00: The ADC0 voltage reference is the P0.0/VREF pin.
           01: The ADC0 voltage reference is the VDD pin.
           10: The ADC0 voltage reference is the internal 1.8 V digital supply voltage.
           11: The ADC0 voltage reference is the internal 1.65 V high speed voltage reference.

     2  TEMPE Temperature Sensor Enable.

           Enables/Disables the internal temperature sensor.
           0: Temperature Sensor Disabled.
           1: Temperature Sensor Enabled.

1:0 Unused Read = 00b; Write = Don't Care.

5.14. Voltage Reference Electrical Specifications

See Table 4.14 on page 64 for detailed Voltage Reference Electrical Specifications.

102                                  Rev. 0.3
                                                                                                     Si102x/3x

6. Comparators

Si102x/3x devices include two on-chip programmable voltage comparators: Comparator 0 (CPT0) is
shown in Figure 6.1; Comparator 1 (CPT1) is shown in Figure 6.2. The two comparators operate identi-
cally, but may differ in their ability to be used as reset or wake-up sources. See the Reset Sources chapter
and the Power Management chapter for details on reset sources and low power mode wake-up sources,
respectively.

The comparator offers programmable response time and hysteresis, an analog input multiplexer, and two
outputs that are optionally available at the port pins: a synchronous output (CP0, CP1), or an asynchro-
nous output (CP0A, CP1A). The asynchronous CP0A signal is available even when the system clock is not
active. This allows the comparator to operate and generate an output when the device is in some low
power modes.

6.1. Comparator Inputs

Each comparator performs an analog comparison of the voltage levels at its positive (CP0+ or CP1+) and
negative (CP0- or CP1-) input. Both comparators support multiple port pin inputs multiplexed to their posi-
tive and negative comparator inputs using analog input multiplexers. The analog input multiplexers are
completely under software control and configured using SFR registers. See "7.3. Comparator0 and
Comparator1 Analog Multiplexers" on page 112 for details on how to select and configure comparator
inputs.

Important Note About Comparator Inputs: The port pins selected as comparator inputs should be con-
figured as analog inputs and skipped by the crossbar. See "27. Port Input/Output" on page 358 for more
details on how to configure port I/O pins as analog inputs. The comparator may also be used to compare
the logic level of digital signals, however, port I/O pins configured as digital inputs must be driven to a valid
logic state (HIGH or LOW) to avoid increased power consumption.

                                CP0ENCPT0CN    VDD
                               CP0OUT
                                CP0RIF                                                                 CP0
                                CP0FIF                                                               Interrupt
                              CP0HYP1
                              CP0HYP0                    CPT0MD
                              CP0HYN1
                              CP0HYN0                                 CP0RIE                CP0           CP0
                                                                 CP0FIE                 Rising-edge  Falling-edge
Analog Input Multiplexer
                                                   CP0MD1
Px.x                                           CP0MD0

                                        CP0 +                                           Interrupt
                                                                                          Logic

Px.x                                                                                                 CP0

                                               +         D SET Q              D SET Q
                                               -             Q CLR               Q CLR

Px.x                                                GND  (SYNCHRONIZER)                 Crossbar
Px.x                                                                                                      CP0A
                                        CP0 -

                                                                       (ASYNCHRONOUS)

                                                          Reset
                                                         Decision

                                                           Tree

      Figure 6.1. Comparator 0 Functional Block Diagram

                                               Rev. 0.3                                                            103
Si102x/3x

6.2. Comparator Outputs

When a comparator is enabled, its output is a logic 1 if the voltage at the positive input is higher than the
voltage at the negative input. When disabled, the comparator output is a logic 0. The comparator output is
synchronized with the system clock as shown in Figure 6.2. The synchronous output (CP0, CP1) can be
polled in software (CPnOUT bit), used as an interrupt source, or routed to a port pin through the crossbar.

The asynchronous comparator output (CP0A, CP1A) is used by the low power mode wakeup logic and
reset decision logic. See "19. Power Management" on page 264 and "22. Reset Sources" on page 285 for
more details on how the asynchronous comparator outputs are used to make wake-up and reset decisions.
The asynchronous comparator output can also be routed directly to a port pin through the crossbar, and is
available for use outside the device even if the system clock is stopped.

When using a comparator as an interrupt source, comparator interrupts can be generated on rising-edge
and/or falling-edge comparator output transitions. Two independent interrupt flags (CPnRIF and CPnFIF)
allow software to determine which edge caused the comparator interrupt. The comparator rising-edge and
falling-edge interrupt flags are set by hardware when a corresponding edge is detected regardless of the
interrupt enable state. Once set, these bits remain set until cleared by software.

The rising-edge and falling-edge interrupts can be individually enabled using the CPnRIE and CPnFIE
interrupt enable bits in the CPTnMD register. In order for the CPnRIF and/or CPnFIF interrupt flags to gen-
erate an interrupt request to the CPU, the comparator must be enabled as an interrupt source and global
interrupts must be enabled. See "17. Interrupt Handler" on page 238 for additional information.

                                    CP1ENCPT1CN              VDD
                                   CP1OUT
                                    CP1RIF                                                                          CP1
                                    CP1FIF                                                                        Interrupt
                                  CP1HYP1
                                  CP1HYP0                              CPT1MD
                                  CP1HYN1
                                  CP1HYN0                                           CP1RIE               CP1           CP1
     Analog Input Multiplexer                                                  CP1FIE                Rising-edge  Falling-edge

     Px.x                                                        CP1MD1
                                                             CP1MD0
                                                 CP1 +
     Px.x                                                 +                                          Interrupt
                                                                                                       Logic
     Px.x                                                              D SET Q              D SET Q                     CP1
                                                   CP1 -
                                                          -            Q CLR                Q CLR    Crossbar
     Px.x                                                                                                             CP1A
                                                             GND                     (SYNCHRONIZER)

                                                                                     (ASYNCHRONOUS)

                                                                        Reset
                                                                       Decision

                                                                         Tree

             Figure 6.2. Comparator 1 Functional Block Diagram

104                                                          Rev. 0.3
                                                                                                             Si102x/3x

6.3. Comparator Response Time

Comparator response time may be configured in software via the CPTnMD registers described on "SFR
Definition 6.2. CPT0MD: Comparator 0 Mode Selection" on page 107 and "SFR Definition 6.4. CPT1MD:
Comparator 1 Mode Selection" on page 109. Four response time settings are available: Mode 0 (Fastest
Response Time), Mode 1, Mode 2, and Mode 3 (Lowest Power). Selecting a longer response time reduces
the comparator active supply current. The comparators also have low power shutdown state, which is
entered any time the comparator is disabled. Comparator rising edge and falling edge response times are
typically not equal. See Table 4.16 on page 66 for complete comparator timing and supply current specifi-
cations.

6.4. Comparator Hysterisis

The comparators feature software-programmable hysterisis that can be used to stabilize the comparator
output while a transition is occurring on the input. Using the CPTnCN registers, the user can program both
the amount of hysteresis voltage (referred to the input voltage) and the positive and negative-going sym-
metry of this hysteresis around the threshold voltage (i.e., the comparator negative input).

Figure 6.3 shows that when positive hysterisis is enabled, the comparator output does not transition from
logic 0 to logic 1 until the comparator positive input voltage has exceeded the threshold voltage by an
amount equal to the programmed hysterisis. It also shows that when negative hysterisis is enabled, the
comparator output does not transition from logic 1 to logic 0 until the comparator positive input voltage has
fallen below the threshold voltage by an amount equal to the programmed hysterisis.

The amount of positive hysterisis is determined by the settings of the CPnHYP bits in the CPTnCN register
and the amount of negative hysteresis voltage is determined by the settings of the CPnHYN bits in the
same register. Settings of 20 mV, 10 mV, 5 mV, or 0 mV can be programmed for both positive and negative
hysterisis. See "Table 4.16. Comparator Electrical Characteristics" on page 66 for complete comparator
hysterisis specifications.

            CPn+                 +       OUT
VIN+                             CPn
VIN- CPn-                        _

CIRCUIT CONFIGURATION

    Positive Hysteresis Voltage                                                           Negative Hysteresis Voltage
(Programmed with CP0HYP Bits)                                                           (Programmed by CP0HYN Bits)

                           VIN-

  INPUTS

                          VIN+

                                    VOH

OUTPUT

       VOL                                                         Negative Hysteresis          Maximum
                                                                            Disabled    Negative Hysteresis
Positive Hysteresis
        Disabled                                Maximum
                                         Positive Hysteresis

                  Figure 6.3. Comparator Hysteresis Plot

                                         Rev. 0.3                                                                      105
Si102x/3x

6.5. Comparator Register Descriptions

The SFRs used to enable and configure the comparators are described in the following register descrip-
tions. A comparator must be enabled by setting the CPnEN bit to logic 1 before it can be used. From an
enabled state, a comparator can be disabled and placed in a low power state by clearing the CPnEN bit to
logic 0.

Important Note About Comparator Settings: False rising and falling edges can be detected by the com-
parator while powering on or if changes are made to the hysteresis or response time control bits. There-
fore, it is recommended that the rising-edge and falling-edge flags be explicitly cleared to logic 0 a short
time after the comparator is enabled or its mode bits have been changed. The comparator power up time is
specified in Table 4.16, "Comparator Electrical Characteristics," on page 66.

SFR Definition 6.1. CPT0CN: Comparator 0 Control

Bit     7      6       5           4              3            2  1         0

Name    CP0EN  CP0OUT  CP0RIF      CP0FIF         CP0HYP[1:0]     CP0HYN[1:0]
Type      R/W       R    R/W         R/W                R/W             R/W
Reset       0       0      0           0
                                                  0            0  0         0

SFR Page= 0x0; SFR Address = 0x9B

Bit     Name                                      Function

     7  CP0EN Comparator0 Enable Bit.

               0: Comparator0 Disabled.
               1: Comparator0 Enabled.

     6  CP0OUT Comparator0 Output State Flag.

               0: Voltage on CP0+ < CP0�.
               1: Voltage on CP0+ > CP0�.

     5  CP0RIF Comparator0 Rising-Edge Flag. Must be cleared by software.

               0: No Comparator0 Rising Edge has occurred since this flag was last cleared.
               1: Comparator0 Rising Edge has occurred.

     4  CP0FIF Comparator0 Falling-Edge Flag. Must be cleared by software.

               0: No Comparator0 Falling-Edge has occurred since this flag was last cleared.
               1: Comparator0 Falling-Edge has occurred.

3-2 CP0HYP[1:0] Comparator0 Positive Hysteresis Control Bits.

               00: Positive Hysteresis Disabled.
               01: Positive Hysteresis = 5 mV.
               10: Positive Hysteresis = 10 mV.
               11: Positive Hysteresis = 20 mV.

1-0 CP0HYN[1:0] Comparator0 Negative Hysteresis Control Bits.

               00: Negative Hysteresis Disabled.
               01: Negative Hysteresis = 5 mV.
               10: Negative Hysteresis = 10 mV.
               11: Negative Hysteresis = 20 mV.

106                                Rev. 0.3
                                                                 Si102x/3x

SFR Definition 6.2. CPT0MD: Comparator 0 Mode Selection

Bit    7     6  5                     4       3               2  1       0

Name            CP0RIE CP0FIE                                    CP0MD[1:0]

Type R/W     R  R/W                 R/W       R               R     R/W

Reset  1     0  0                     0       0               0  1       0

SFR Page = 0x0; SFR Address = 0x9D

Bit    Name                                   Function

7 Reserved Read = 1b, Must Write 1b.

6      Unused Read = 0b, Write = don't care.

5      CP0RIE Comparator0 Rising-Edge Interrupt Enable.

             0: Comparator0 Rising-edge interrupt disabled.

             1: Comparator0 Rising-edge interrupt enabled.

4      CP0FIE Comparator0 Falling-Edge Interrupt Enable.

             0: Comparator0 Falling-edge interrupt disabled.

             1: Comparator0 Falling-edge interrupt enabled.

3:2 Unused Read = 00b, Write = don't care.

1:0 CP0MD[1:0] Comparator0 Mode Select
                           These bits affect the response time and power consumption for Comparator0.
                           00: Mode 0 (Fastest Response Time, Highest Power Consumption)
                           01: Mode 1
                           10: Mode 2
                           11: Mode 3 (Slowest Response Time, Lowest Power Consumption)

                                    Rev. 0.3                                                           107
Si102x/3x

SFR Definition 6.3. CPT1CN: Comparator 1 Control

Bit     7      6       5           4              3            2  1         0

Name    CP1EN  CP1OUT  CP1RIF      CP1FIF         CP1HYP[1:0]     CP1HYN[1:0]
Type      R/W       R    R/W         R/W                R/W             R/W
Reset       0       0      0           0
                                                  0            0  0         0

SFR Page= 0x0; SFR Address = 0x9A

Bit     Name                                      Function

     7  CP1EN Comparator1 Enable Bit.

               0: Comparator1 Disabled.
               1: Comparator1 Enabled.

     6  CP1OUT Comparator1 Output State Flag.

               0: Voltage on CP1+ < CP1�.
               1: Voltage on CP1+ > CP1�.

     5  CP1RIF Comparator1 Rising-Edge Flag. Must be cleared by software.

               0: No Comparator1 Rising Edge has occurred since this flag was last cleared.
               1: Comparator1 Rising Edge has occurred.

     4  CP1FIF Comparator1 Falling-Edge Flag. Must be cleared by software.

               0: No Comparator1 Falling-Edge has occurred since this flag was last cleared.
               1: Comparator1 Falling-Edge has occurred.

3:2 CP1HYP[1:0] Comparator1 Positive Hysteresis Control Bits.

               00: Positive Hysteresis Disabled.
               01: Positive Hysteresis = 5 mV.
               10: Positive Hysteresis = 10 mV.
               11: Positive Hysteresis = 20 mV.

1:0 CP1HYN[1:0] Comparator1 Negative Hysteresis Control Bits.

               00: Negative Hysteresis Disabled.
               01: Negative Hysteresis = 5 mV.
               10: Negative Hysteresis = 10 mV.
               11: Negative Hysteresis = 20 mV.

108                                Rev. 0.3
                                                                 Si102x/3x

SFR Definition 6.4. CPT1MD: Comparator 1 Mode Selection

Bit    7     6         5              4       3               2  1       0

Name                   CP1RIE CP1FIE                             CP1MD[1:0]

Type R/W     R         R/W          R/W       R               R     R/W

Reset  1     0         0              0       0               0  1       0

SFR Page = 0x0; SFR Address = 0x9C

Bit    Name                                   Function

7 Reserved Read = 1b, Must Write 1b.

6      Unused Unused.

             Read = 00b, Write = don't care.

5      CP1RIE Comparator1 Rising-Edge Interrupt Enable.

             0: Comparator1 Rising-edge interrupt disabled.

             1: Comparator1 Rising-edge interrupt enabled.

4      CP1FIE Comparator1 Falling-Edge Interrupt Enable.

             0: Comparator1 Falling-edge interrupt disabled.

             1: Comparator1 Falling-edge interrupt enabled.

3:2 Unused Read = 00b, Write = don't care.
1:0 CP1MD[1:0] Comparator1 Mode Select

                           These bits affect the response time and power consumption for Comparator1.
                           00: Mode 0 (Fastest Response Time, Highest Power Consumption)
                           01: Mode 1
                           10: Mode 2
                           11: Mode 3 (Slowest Response Time, Lowest Power Consumption)

                                    Rev. 0.3                                                           109
Si102x/3x

7. Programmable Current Reference (IREF0)

Si102x/3x devices include an on-chip programmable current reference (source or sink) with two output cur-
rent settings: Low Power Mode and High Current Mode. The maximum current output in Low Power Mode
is 63 �A (1 �A steps) and the maximum current output in High Current Mode is 504 �A (8 �A steps).

The current source/sink is controlled though the IREF0CN special function register. It is enabled by setting
the desired output current to a non-zero value. It is disabled by writing 0x00 to IREF0CN. The port I/O pin
associated with ISRC0 should be configured as an analog input and skipped in the Crossbar. See "Port
Input/Output" on page 358 for more details.

SFR Definition 7.1. IREF0CN: Current Reference Control

Bit    7      6     5               4         3            2           1  0

Name SINK     MODE                               IREF0DAT

Type R/W      R/W                                R/W

Reset  0      0     0               0         0            0           0  0

SFR Page = 0x0; SFR Address = 0xB9

Bit    Name                                   Function

7      SINK   IREF0 Current Sink Enable.

              Selects if IREF0 is a current source or a current sink.

              0: IREF0 is a current source.

              1: IREF0 is a current sink.

6      MDSEL  IREF0 Output Mode Select.

              Selects Low Power or High Current Mode.

              0: Low Power Mode is selected (step size = 1 �A).

              1: High Current Mode is selected (step size = 8 �A).

5:0 IREF0DAT[5:0] IREF0 Data Word.

                               Specifies the number of steps required to achieve the desired output current.
                               Output current = direction x step size x IREF0DAT.
                               IREF0 is in a low power state when IREF0DAT is set to 0x00.

7.1. PWM Enhanced Mode

The precision of the current reference can be increased by fine tuning the IREF0 output using a PWM sig-
nal generated by the PCA. This mode allows the IREF0DAT bits to perform a course adjustment on the
IREF0 output. Any available PCA channel can perform a fine adjustment on the IREF0 output. When
enabled (PWMEN = 1), the CEX signal selected using the PWMSS bit field is internally routed to IREF0 to
control the on time of a current source having the weight of 2 LSBs. With the two least significant bits of
IREF0DAT set to 00b, applying a 100% duty cycle on the CEX signal will be equivalent to setting the two
LSBs of IREF0DAT to 10b. PWM enhanced mode is enabled and setup using the IREF0CF register.

110                                 Rev. 0.3
                                                                              Si102x/3x

SFR Definition 7.2. IREF0CF: Current Reference Configuration

Bit    7       6    5               4             3                        2  1                    0

Name PWMEN                                                                    PWMSS[2:0]

Type R/W       R/W  R/W             R/W           R/W                         R/W

Reset  0       0    0               0             0                        0  0                    0

SFR Page = 0xF; SFR Address = 0xB9

Bit    Name                                       Function

7      PWMEN PWM Enhanced Mode Enable.

               Enables the PWM Enhanced Mode.

               0: PWM Enhanced Mode disabled.

               1: PWM Enhanced Mode enabled.

6:3    Unused  Read = 0000b, Write = don't care.

2:0 PWMSS[2:0] PWM Source Select.

                               Selects the PCA channel to use for the fine-tuning control signal.
                               000: CEX0 selected as fine-tuning control signal.
                               001: CEX1 selected as fine-tuning control signal.
                               010: CEX2 selected as fine-tuning control signal.
                               011: CEX3 selected as fine-tuning control signal.
                               100: CEX4 selected as fine-tuning control signal.
                               101: CEX5 selected as fine tuning control signal.
                               All Other Values: Reserved.

7.2. IREF0 Specifications

See Table 4.15 on page 65 for a detailed listing of IREF0 specifications.

                                    Rev. 0.3                                                          111
Si102x/3x

7.3. Comparator0 and Comparator1 Analog Multiplexers

Comparator0 and Comparator1 on Si102x/3x devices have analog input multiplexers to connect port I/O
pins and internal signals the comparator inputs; CP0+/CP0- are the positive and negative input multiplex-
ers for Comparator0 and CP1+/CP1- are the positive and negative input multiplexers for Comparator1.

The comparator input multiplexers directly support capacitive sensors. When the Compare input is
selected on the positive or negative multiplexer, any Port I/O pin connected to the other multiplexer can be
directly connected to a capacitive sensor with no additional external components. The Compare signal pro-
vides the appropriate reference level for detecting when the capacitive sensor has charged or discharged
through the on-chip Rsense resistor. The Comparator0 output can be routed to Timer2 for capturing the
capacitor's charge and discharge time. See Section "33. Timers" on page 491 for details.

Any of the following may be selected as comparator inputs: port I/O pins, capacitive touch sense compare,
VDD/DC+ supply voltage, regulated digital supply voltage (output of VREG0), the VBAT supply voltage or
ground. The comparator's supply voltage divided by 2 is also available as an input; the resistors used to
divide the voltage only draw current when this setting is selected. The comparator input multiplexers are
configured using the CPT0MX and CPT1MX registers described in SFR Definition 7.3 and SFR Definition
7.4.

                                                                                                                             CPTnMX

                                                                          CMXnN3
                                                                              CMXnN2
                                                                                   CMXnN1
                                                                                       CMXnN0
                                                                                            CMXnP3
                                                                                                CMXnP2
                                                                                                     CMXnP1
                                                                                                         CMXnP0

             P0.1                            CPnOUT                       P0.0                                   CPnOUT
             P0.3                                                         P0.2
             P0.5                                  Rsense                 P0.4                                   Rsense
             P1.5                                                         P0.6
             P1.7                                    Only enabled when    P1.4                                   Only enabled
             P2.1                                    Compare is selected  P1.6                                   when Compare is
             P2.3                                    on CPn+ Input MUX.   P2.0                                   selected on CPn-
                                                                          P2.2                                   Input MUX.

     VBAT    CPnOUT                   CPn-   VBAT                         CPnOUT                   CPn+                        VBAT
          R                           Input       R                                                Input
                    R                 MUX                                        R                 MUX                   +
          R                 Compare               R                                      Compare

                 (1/3 or 2/3) x VBAT                                          (1/3 or 2/3) x VBAT

                                                                                                                         -

     VBAT                                    VBAT                                                                           GND

     R             � x VBAT                  R                                  � x VBAT

     R       VBAT                            R Digital Supply

             VDC

                                                                                                GND

                   Figure 7.1. CPn Multiplexer Block Diagram

Important Note About Comparator Input Configuration: Port pins selected as comparator inputs should
be configured as analog inputs, and should be skipped by the digital crossbar. To configure a port pin for
analog input, set to 0 the corresponding bit in register PnMDIN and disable the digital driver
(PnMDOUT = 0 and Port Latch = 1). To force the crossbar to skip a port pin, set to 1 the corresponding bit
in register PnSKIP. See Section "27. Port Input/Output" on page 358 for more port I/O configuration details.

112                                          Rev. 0.3
                                                                                 Si102x/3x

SFR Definition 7.3. CPT0MX: Comparator0 Input Channel Select

Bit    7         6  5               4         3                             2    1                  0

Name             CMX0N[3:0]                                                 CMX0P[3:0]

Type R/W  R/W       R/W             R/W       R/W                           R/W  R/W                R/W

Reset  1         1  1               1         1                             1    1                  1

SFR Page = 0x0; SFR Address = 0x9F            Function
Bit Name

7:4 CMX0N Comparator0 Negative Input Selection.
                       Selects the negative input channel for Comparator0.

          0000:     P0.1                      1000:                         P2.1
                                                                            P2.3
          0001:     P0.3                      1001:                         Reserved
                                                                            Reserved
          0010:     P0.5                      1010:                         Compare
                                                                            VBAT divided by 2
          0011:     Reserved                  1011:                         Digital Supply Voltage
                                                                            Ground
          0100:     Reserved                  1100:
                                                                            P2.0
          0101:     Reserved                  1101:                         P2.2
                                                                            Reserved
          0110:     P1.5                      1110:                         Reserved
                                                                            Compare
          0111:     P1.7                      1111:                         VBAT divided by 2
                                                                            VBAT Supply Voltage
3:0 CMX0P Comparator0 Positive Input Selection.                             VBAT Supply Voltage
                       Selects the positive input channel for Comparator0.

          0000:     P0.0                      1000:

          0001:     P0.2                      1001:

          0010:     P0.4                      1010:

          0011:     P0.6                      1011:

          0100:     Reserved                  1100:

          0101:     Reserved                  1101:

          0110:     P1.4                      1110:

          0111:     P1.6                      1111:

                                    Rev. 0.3                                                             113
Si102x/3x

SFR Definition 7.4. CPT1MX: Comparator1 Input Channel Select

Bit    7         6  5               4         3                             2    1                  0

Name             CMX1N[3:0]                                                 CMX1P[3:0]

Type R/W   R/W      R/W             R/W       R/W                           R/W  R/W                R/W

Reset  1         1  1               1         1                             1    1                  1

SFR Page = 0x0; SFR Address = 0x9E            Function
Bit Name

7:4 CMX1N Comparator1 Negative Input Selection.
                       Selects the negative input channel for Comparator1.

          0000:     P0.1                      1000:                         P2.1
                                                                            P2.3
          0001:     P0.3                      1001:                         Reserved
                                                                            Reserved
          0010:     P0.5                      1010:                         Compare
                                                                            VBAT divided by 2
          0011:     Reserved                  1011:                         Digital Supply Voltage
                                                                            Ground
          0100:     Reserved                  1100:
                                                                            P2.0
          0101:     Reserved                  1101:                         P2.2
                                                                            Reserved
          0110:     P1.5                      1110:                         Reserved
                                                                            Compare
          0111:     P1.7                      1111:                         VBAT divided by 2
                                                                            VBAT Supply Voltage
3:0 CMX1P Comparator1 Positive Input Selection.                             VDC Supply Voltage
                       Selects the positive input channel for Comparator1.

          0000:     P0.0                      1000:

          0001:     P0.2                      1001:

          0010:     P0.4                      1010:

          0011:     P0.6                      1011:

          0100:     Reserved                  1100:

          0101:     Reserved                  1101:

          0110:     P1.4                      1110:

          0111:     P1.6                      1111:

114                                 Rev. 0.3
                                                                                                                                                                                              Si102x/3x

8. CIP-51 Microcontroller

The MCU system controller core is the CIP-51 microcontroller. The CIP-51 is fully compatible with the
MCS-51TM instruction set; standard 803x/805x assemblers and compilers can be used to develop soft-
ware. The MCU family has a superset of all the peripherals included with a standard 8051. The CIP-51
also includes on-chip debug hardware (see description in Section 35), and interfaces directly with the ana-
log and digital subsystems providing a complete data acquisition or control-system solution in a single inte-
grated circuit.

The CIP-51 Microcontroller core implements the standard 8051 organization and peripherals as well as
additional custom peripherals and functions to extend its capability (see Figure 8.1 for a block diagram).
The CIP-51 includes the following features:

- Fully Compatible with MCS-51 Instruction                          - Extended Interrupt Handler
  Set                                                               - Reset Input
                                                                    - Power Management Modes
- 25 MIPS Peak Throughput with 25 MHz                               - On-chip Debug Logic
  Clock                                                             - Program and Data Memory Security

- 0 to 25 MHz Clock Frequency

Performance
The CIP-51 employs a pipelined architecture that greatly increases its instruction throughput over the stan-
dard 8051 architecture. In a standard 8051, all instructions except for MUL and DIV take 12 or 24 system
clock cycles to execute, and usually have a maximum system clock of 12 MHz. By contrast, the CIP-51
core executes 70% of its instructions in one or two system clock cycles, with no instructions taking more
than eight system clock cycles.

                                               DATA BUS

DATA BUSACCUMULATOR                                            B REGISTER           STACK POINTER

                              D8TMP1           TMP2
                                 D8
                                                                       SRAM
                                                                D8  ADDRESS
                                                                              D8REGISTER

                                                                                            D8
                                                                                                                                     D8

                                                                                                                                             D8
                                                                                                                                                                                 D8

                                                                                                                                                                                          D8
       PSW                                                                          SRAM

                              ALU

                                               DATA BUS

                                                                                    SFR_ADDRESS

                           BUFFER              D8

                                                                    SFR             SFR_CONTROL

       DATA POINTER                                            D8   BUS             SFR_WRITE_DATA

                                               D8                   INTERFACE

                                                                                    SFR_READ_DATA

       PC INCREMENTER

       PROGRAM COUNTER (PC)                          DATA BUS  D8                   MEM_ADDRESS

                                                                                    MEM_CONTROL

                                                                    MEMORY

       PRGM. ADDRESS REG.                                      A16  INTERFACE MEM_WRITE_DATA

                                     PIPELINE                                                    MEM_READ_DATA

                                                               D8

RESET  CONTROL                                                                        SYSTEM_IRQs
CLOCK    LOGIC                                                                      EMULATION_IRQ

STOP                                                                     INTERRUPT
IDLE                                                                     INTERFACE

                                                               D8

       POWER CONTROL                           D8

                           REGISTER

       Figure 8.1. CIP-51 Block Diagram

                                               Rev. 0.3                                                                                                                                       115
Si102x/3x

With the CIP-51's maximum system clock at 25 MHz, it has a peak throughput of 25 MIPS. The CIP-51 has
a total of 109 instructions. The table below shows the total number of instructions that require each execu-
tion time.

     Clocks to Execute  1   2   2/3       3   3/4  4  4/5  5  8

Number of Instructions  26  50  5         14  7    3  1    2  1

Programming and Debugging Support
In-system programming of the flash program memory and communication with on-chip debug support logic
is accomplished via the Silicon Labs 2-Wire Development Interface (C2).

The on-chip debug support logic facilitates full speed in-circuit debugging, allowing the setting of hardware
breakpoints, starting, stopping and single stepping through program execution (including interrupt service
routines), examination of the program's call stack, and reading/writing the contents of registers and mem-
ory. This method of on-chip debugging is completely non-intrusive, requiring no RAM, Stack, timers, or
other on-chip resources. C2 details can be found in Section "35. C2 Interface" on page 533.

The CIP-51 is supported by development tools from Silicon Labs and third party vendors. Silicon Labs pro-
vides an integrated development environment (IDE) including editor, debugger and programmer. The IDE's
debugger and programmer interface to the CIP-51 via the C2 interface to provide fast and efficient in-sys-
tem device programming and debugging. Third party macro assemblers and C compilers are also avail-
able.

8.1. Instruction Set

The instruction set of the CIP-51 System Controller is fully compatible with the standard MCS-51TM instruc-
tion set. Standard 8051 development tools can be used to develop software for the CIP-51. All CIP-51
instructions are the binary and functional equivalent of their MCS-51TM counterparts, including opcodes,
addressing modes and effect on PSW flags. However, instruction timing is different than that of the stan-
dard 8051.

8.1.1. Instruction and CPU Timing

In many 8051 implementations, a distinction is made between machine cycles and clock cycles, with
machine cycles varying from 2 to 12 clock cycles in length. However, the CIP-51 implementation is based
solely on clock cycle timing. All instruction timings are specified in terms of clock cycles.

Due to the pipelined architecture of the CIP-51, most instructions execute in the same number of clock
cycles as there are program bytes in the instruction. Conditional branch instructions take one less clock
cycle to complete when the branch is not taken as opposed to when the branch is taken. Table 8.1 is the
CIP-51 Instruction Set Summary, which includes the mnemonic, number of bytes, and number of clock
cycles for each instruction.

116                             Rev. 0.3
                                                                Si102x/3x

          Mnemonic  Table 8.1. CIP-51 Instruction Set Summary   Bytes  Clock
                                                                       Cycles
ADD A, Rn                                       Description        1
ADD A, direct                                                      2       1
ADD A, @Ri                            Arithmetic Operations        1       2
ADD A, #data          Add register to A                            2       2
ADDC A, Rn            Add direct byte to A                         1       2
ADDC A, direct        Add indirect RAM to A                        2       1
ADDC A, @Ri           Add immediate to A                           1       2
ADDC A, #data         Add register to A with carry                 2       2
SUBB A, Rn            Add direct byte to A with carry              1       2
SUBB A, direct        Add indirect RAM to A with carry             2       1
SUBB A, @Ri           Add immediate to A with carry                1       2
SUBB A, #data         Subtract register from A with borrow         2       2
INC A                 Subtract direct byte from A with borrow      1       2
INC Rn                Subtract indirect RAM from A with borrow     1       1
INC direct            Subtract immediate from A with borrow        2       1
INC @Ri               Increment A                                  1       2
DEC A                 Increment register                           1       2
DEC Rn                Increment direct byte                        1       1
DEC direct            Increment indirect RAM                       2       1
DEC @Ri               Decrement A                                  1       2
INC DPTR              Decrement register                           1       2
MUL AB                Decrement direct byte                        1       1
DIV AB                Decrement indirect RAM                       1       4
DA A                  Increment Data Pointer                       1       8
                      Multiply A and B                                     1
ANL A, Rn             Divide A by B                                1
ANL A, direct         Decimal adjust A                             2       1
ANL A, @Ri                                                         1       2
ANL A, #data                            Logical Operations         2       2
ANL direct, A         AND Register to A                            2       2
ANL direct, #data     AND direct byte to A                         3       2
ORL A, Rn             AND indirect RAM to A                        1       3
ORL A, direct         AND immediate to A                           2       1
ORL A, @Ri            AND A to direct byte                         1       2
ORL A, #data          AND immediate to direct byte                 2       2
ORL direct, A         OR Register to A                             2       2
ORL direct, #data     OR direct byte to A                          3       2
XRL A, Rn             OR indirect RAM to A                         1       3
XRL A, direct         OR immediate to A                            2       1
XRL A, @Ri            OR A to direct byte                          1       2
XRL A, #data          OR immediate to direct byte                  2       2
XRL direct, A         Exclusive-OR Register to A                   2       2
XRL direct, #data     Exclusive-OR direct byte to A                3       2
                      Exclusive-OR indirect RAM to A                       3
                      Exclusive-OR immediate to A
                      Exclusive-OR A to direct byte
                      Exclusive-OR immediate to direct byte

                    Rev. 0.3                                           117
Si102x/3x

                    Table 8.1. CIP-51 Instruction Set Summary (Continued)

         Mnemonic                       Description             Bytes         Clock
                                                                              Cycles
CLR A               Clear A                                                1
                                                                                  1
CPL A               Complement A                                           1      1
                                                                                  1
RL A                Rotate A left                                          1      1
                                                                                  1
RLC A               Rotate A left through Carry                            1      1
                                                                                  1
RR A                Rotate A right                                         1
                                                                                  1
RRC A               Rotate A right through Carry                           1      2
                                                                                  2
SWAP A              Swap nibbles of A                                      1      2
                                                                                  1
                                      Data Transfer                               2
                                                                                  2
MOV A, Rn           Move Register to A                                     1      2
                                                                                  2
MOV A, direct       Move direct byte to A                                  2      3
                                                                                  2
MOV A, @Ri          Move indirect RAM to A                                 1      3
                                                                                  2
MOV A, #data        Move immediate to A                                    2      2
                                                                                  2
MOV Rn, A           Move A to Register                                     1      3
                                                                                  3
MOV Rn, direct      Move direct byte to Register                           2      3
                                                                                  3
MOV Rn, #data       Move immediate to Register                             2      3
                                                                                  3
MOV direct, A       Move A to direct byte                                  2      3
                                                                                  2
MOV direct, Rn      Move Register to direct byte                           2      2
                                                                                  1
MOV direct, direct  Move direct byte to direct byte                        3      2
                                                                                  2
MOV direct, @Ri     Move indirect RAM to direct byte                       2      2

MOV direct, #data   Move immediate to direct byte                          3      1
                                                                                  2
MOV @Ri, A          Move A to indirect RAM                                 1      1
                                                                                  2
MOV @Ri, direct     Move direct byte to indirect RAM                       2      1
                                                                                  2
MOV @Ri, #data      Move immediate to indirect RAM                         2      2

MOV DPTR, #data16   Load DPTR with 16-bit constant                         3

MOVC A, @A+DPTR     Move code byte relative DPTR to A                      1

MOVC A, @A+PC       Move code byte relative PC to A                        1

MOVX A, @Ri         Move external data (8-bit address) to A                1

MOVX @Ri, A         Move A to external data (8-bit address)                1

MOVX A, @DPTR       Move external data (16-bit address) to A               1

MOVX @DPTR, A       Move A to external data (16-bit address)               1

PUSH direct         Push direct byte onto stack                            2

POP direct          Pop direct byte from stack                             2

XCH A, Rn           Exchange Register with A                               1

XCH A, direct       Exchange direct byte with A                            2

XCH A, @Ri          Exchange indirect RAM with A                           1

XCHD A, @Ri         Exchange low nibble of indirect RAM with A             1

                                 Boolean Manipulation

CLR C               Clear Carry                                            1

CLR bit             Clear direct bit                                       2

SETB C              Set Carry                                              1

SETB bit            Set direct bit                                         2

CPL C               Complement Carry                                       1

CPL bit             Complement direct bit                                  2

ANL C, bit          AND direct bit to Carry                                2

118                                     Rev. 0.3
                                                                      Si102x/3x

                     Table 8.1. CIP-51 Instruction Set Summary (Continued)

         Mnemonic                           Description               Bytes    Clock
                                                                               Cycles
ANL C, /bit           AND complement of direct bit to Carry                 2
                                                                                   2
ORL C, bit            OR direct bit to carry                                2      2
                                                                                   2
ORL C, /bit           OR complement of direct bit to Carry                  2      2
                                                                                   2
MOV C, bit            Move direct bit to Carry                              2    2/3
                                                                                 2/3
MOV bit, C            Move Carry to direct bit                              2    3/4
                                                                                 3/4
JC rel                Jump if Carry is set                                  2    3/4

JNC rel               Jump if Carry is not set                              2      3
                                                                                   4
JB bit, rel           Jump if direct bit is set                             3      5
                                                                                   5
JNB bit, rel          Jump if direct bit is not set                         3      3
                                                                                   4
JBC bit, rel          Jump if direct bit is set and clear bit               3      3
                                                                                   3
                                    Program Branching                            2/3
                                                                                 2/3
ACALL addr11          Absolute subroutine call                              2    3/4
                                                                                 3/4
LCALL addr16          Long subroutine call                                  3
                                                                                 3/4
RET                   Return from subroutine                                1
                                                                                 4/5
RETI                  Return from interrupt                                 1
                                                                                 2/3
AJMP addr11           Absolute jump                                         2    3/4
                                                                                   1
LJMP addr16           Long jump                                             3

SJMP rel              Short jump (relative address)                         2

JMP @A+DPTR           Jump indirect relative to DPTR                        1

JZ rel                Jump if A equals zero                                 2

JNZ rel               Jump if A does not equal zero                         2

CJNE A, direct, rel   Compare direct byte to A and jump if not equal        3

CJNE A, #data, rel    Compare immediate to A and jump if not equal          3

CJNE Rn, #data, rel   Compare immediate to Register and jump if not         3
                      equal

CJNE @Ri, #data, rel  Compare immediate to indirect and jump if not         3
                      equal

DJNZ Rn, rel          Decrement Register and jump if not zero               2

DJNZ direct, rel      Decrement direct byte and jump if not zero            3

NOP                   No operation                                          1

                                            Rev. 0.3                           119
Si102x/3x

Notes on Registers, Operands and Addressing Modes:
Rn--Register R0�R7 of the currently selected register bank.
@Ri--Data RAM location addressed indirectly through R0 or R1.
rel--8-bit, signed (twos complement) offset relative to the first byte of the following instruction. Used by
SJMP and all conditional jumps.
direct--8-bit internal data location's address. This could be a direct-access Data RAM location (0x00�
0x7F) or an SFR (0x80�0xFF).
#data--8-bit constant
#data16--16-bit constant
bit--Direct-accessed bit in Data RAM or SFR
addr11--11-bit destination address used by ACALL and AJMP. The destination must be within the
same 2 kB page of program memory as the first byte of the following instruction.
addr16--16-bit destination address used by LCALL and LJMP. The destination may be anywhere within
the 8 kB program memory space.
There is one unused opcode (0xA5) that performs the same function as NOP.
All mnemonics copyrighted � Intel Corporation 1980.

120  Rev. 0.3
                                                                 Si102x/3x

8.2. CIP-51 Register Descriptions

Following are descriptions of SFRs related to the operation of the CIP-51 System Controller. Reserved bits
should not be set to logic l. Future product versions may use these bits to implement new features in which
case the reset value of the bit will be logic 0, selecting the feature's default state. Detailed descriptions of
the remaining SFRs are included in the sections of the data sheet associated with their corresponding sys-
tem function.

SFR Definition 8.1. DPL: Data Pointer Low Byte

Bit    7  6  5                            4            3      2  1  0

Name                                         DPL[7:0]

Type                                         R/W

Reset  0  0  0                            0            0      0  0  0

SFR Page = All Pages; SFR Address = 0x82

Bit Name                                            Function

7:0 DPL[7:0] Data Pointer Low.

          The DPL register is the low byte of the 16-bit DPTR. DPTR is used to access indi-
          rectly addressed flash memory or XRAM.

SFR Definition 8.2. DPH: Data Pointer High Byte

Bit    7  6  5                            4            3      2  1  0

Name                                         DPH[7:0]

Type                                         R/W

Reset  0  0  0                            0            0      0  0  0

SFR Page = All Pages; SFR Address = 0x83

Bit Name                                            Function

7:0 DPH[7:0] Data Pointer High.

          The DPH register is the high byte of the 16-bit DPTR. DPTR is used to access indi-
          rectly addressed flash memory or XRAM.

                                          Rev. 0.3                                           121
Si102x/3x

SFR Definition 8.3. SP: Stack Pointer

Bit    7   6                5             4                3  2        1                   0

Name                                         SP[7:0]

Type                                         R/W

Reset  0   0                0             0                0  1        1                   1

SFR Page = All Pages; SFR Address = 0x81            Function
Bit Name

7:0 SP[7:0] Stack Pointer.

          The Stack Pointer holds the location of the top of the stack. The stack pointer is incre-
          mented before every PUSH operation. The SP register defaults to 0x07 after reset.

SFR Definition 8.4. ACC: Accumulator

Bit    7   6                5             4                3  2        1                   0

Name                                         ACC[7:0]

Type                                         R/W

Reset  0   0                0             0                0  0        0                   0

SFR Page = All Pages; SFR Address = 0xE0; Bit-Addressable

Bit Name                                            Function

7:0 ACC[7:0] Accumulator.

          This register is the accumulator for arithmetic operations.

SFR Definition 8.5. B: B Register

Bit    7   6                5             4                3  2        1                   0

Name                                         B[7:0]

Type                                         R/W

Reset  0   0                0             0                0  0        0                   0

SFR Page = All Pages; SFR Address = 0xF0; Bit-Addressable

Bit Name                                            Function

7:0 B[7:0] B Register.

          This register serves as a second accumulator for certain arithmetic operations.

122                                       Rev. 0.3
                                                                   Si102x/3x

SFR Definition 8.6. PSW: Program Status Word

Bit    7  6               5        4                       3  2    1                       0

Name CY   AC              F0          RS[1:0]                 OV   F1              PARITY

Type R/W  R/W             R/W         R/W                     R/W  R/W                     R

Reset  0  0               0        0                       0  0    0                       0

SFR Page = All Pages; SFR Address = 0xD0; Bit-Addressable

Bit Name                                     Function

7      CY Carry Flag.

          This bit is set when the last arithmetic operation resulted in a carry (addition) or a bor-
          row (subtraction). It is cleared to logic 0 by all other arithmetic operations.

6      AC Auxiliary Carry Flag.

          This bit is set when the last arithmetic operation resulted in a carry into (addition) or a
          borrow from (subtraction) the high order nibble. It is cleared to logic 0 by all other arith-
          metic operations.

5      F0 User Flag 0.

          This is a bit-addressable, general purpose flag for use under software control.

4:3 RS[1:0] Register Bank Select.

          These bits select which register bank is used during register accesses.
          00: Bank 0, Addresses 0x00-0x07
          01: Bank 1, Addresses 0x08-0x0F
          10: Bank 2, Addresses 0x10-0x17
          11: Bank 3, Addresses 0x18-0x1F

2      OV Overflow Flag.

          This bit is set to 1 under the following circumstances:
           An ADD, ADDC, or SUBB instruction causes a sign-change overflow.
           A MUL instruction results in an overflow (result is greater than 255).
           A DIV instruction causes a divide-by-zero condition.
          The OV bit is cleared to 0 by the ADD, ADDC, SUBB, MUL, and DIV instructions in all
          other cases.

1      F1 User Flag 1.

          This is a bit-addressable, general purpose flag for use under software control.

0 PARITY Parity Flag.

          This bit is set to logic 1 if the sum of the eight bits in the accumulator is odd and cleared
          if the sum is even.

                                   Rev. 0.3                                                   123
Si102x/3x

9. Memory Organization

The memory organization of the CIP-51 System Controller is similar to that of a standard 8051. There are
two separate memory spaces: program memory and data memory. Program and data memory share the
same address space but are accessed via different instruction types. The memory organization of the
Si102x/3x device family is shown in Figure 9.1

     PROGRAM/DATA MEMORY                       DATA MEMORY
                  (FLASH)                            (RAM)

         S1020/24/30/34                INTERNAL DATA ADDRESS SPACE

0x1FFFF    128 kB FLASH                Upper 128 RAM                    Special Function

                                                                        Registers

                (In-System     (Indirect Addressing Only) (Direct Addressing Only)
         Programmable in 1024
                                                                                                                                     0
               Byte Sectors)                                                                                                            2
                                                                                                                                           F
           Si1021/25/31/35
0x00000                                (Direct and Indirect
0x0FFFF       64 kB FLASH                  Addressing)

                                       Bit Addressable                  Lower 128 RAM
                                                                        (Direct and Indirect
                                       General Purpose                  Addressing)
                                           Registers
         (In-System

         Programmable in 1024

0x00000  Byte Sectors)

         Si1022/26/32/36               EXTERNAL DATA ADDRESS SPACE

0x07FFF     32 kB FLASH                Si1020/1/2/4/5/6                            Si1023/27/33/37
                                       Si1030/1/2/4/5/6

         (In-System            0xFFFF                                   0xFFFF

         Programmable in 1024

0x00000  Byte Sectors)                  Off-chip XRAM space                         Off-chip XRAM space
                                       (only on 76-pin package)                    (only on 76-pin package)

0x03FFF  Si1023/27/33/37       0x2000                                   0x1000
                               0x1FFF                                   0x0FFF
            16 kB FLASH
                                          XRAM - 8192 Bytes                        XRAM - 4096 Bytes
         (In-System
                                                (accessable using MOVX                   (accessable using MOVX
         Programmable in 1024                            instruction)                             instruction)

0x00000  Byte Sectors)         0x0000                                   0x0000

                               Figure 9.1. Si102x/3x Memory Map

9.1. Program Memory

The Si1020/24/30/34 devices have a 128 kB program memory space, Si1021/25/31/35 devices have a
64 kB program memory space, Si1022/26/32/36 devices have a 32 kB program memory space, and
Si1023/27/33/37 devices have a 16 kB program memory space. The devices with 128 kB of program
memory space implement this as in-system re-programmable flash memory in four 32 kB code banks. A
common code bank (Bank 0) of 32 kB is always accessible from addresses 0x0000 to 0x7FFF. The upper
code banks (Bank 1, Bank 2, and Bank 3) are each mapped to addresses 0x8000 to 0xFFFF, depending

124                                    Rev. 0.3
                                                                       Si102x/3x

on the selection of bits in the PSBANK register, as described in SFR Definition 9.1. All other devices with
64 kB or less of program memory can be used as non-banked devices.

The IFBANK bits select which of the upper banks are used for code execution, while the COBANK bits
select the bank to be used for direct writes and reads of the flash memory.

The address 0x1FFFF (Si1020/24/30/34 ), 0xFFFF (Si1021/25/31/35), 0x07FFF (Si1022/26/32/36), or
0x3FFF (Si1023/27/33/37) serves as the security lock byte for the device. Any addresses above the lock
byte are reserved.

Si1020/24/30/34     Si1021/25/31/35     Si1022/26/32/36 Si1023/27/33/37

Lock Byte  0x1FFFF  Lock Byte 0x0FFFF                                           FLASH memory organized in
           0x1FFFE                                                                 1024-byte pages
Lock Byte
   Page    0x1FC00
           0x1FBFF

                    Lock Byte  0x0FFFE  Lock Byte  0x07FFF
                       Page                        0x7FFE
                               0x0FC00  Lock Byte  0x07C00
                               0x0FBFF     Page    0x07BFF

Flash               Flash                 Flash   0x00000  Lock Byte  0x03FFF
Memory              Memory               Memory                        0x3FFE
Space               Space                Space             Lock Byte  0x03C00
                                                               Page    0x03BFF
           0x0000              0x0000                          Flash
                                                                       0x00000
                                                             Memory
                                                              Space

                    Figure 9.2. Flash Program Memory Map

                                        Rev. 0.3                                                           125
Si102x/3x

      Internal  IFBANK= 0  IFBANK= 1  IFBANK= 2  IFBANK= 3
     Address

     0 xFFFF

                Bank0      Bank1      Bank2      Bank3

     0x 8000
     0x7 FFF

                Bank0      Bank0      Bank0      Bank0

     0x 0000
             Figure 9.3. Address Memory Map for Instruction Fetches

126                        Rev. 0.3
                                                                   Si102x/3x

SFR Definition 9.1. PSBANK: Program Space Bank Select

Bit    7     6    5                       4         3         2    1                                    0

Name              COBANK[1:0]                                      IFBANK[1:0]

Type R/W     R/W  R/W                     R/W       R/W       R/W  R/W                                  R/W

Reset  0     0    0                       0         0         0    0                                    0

SFR Page = All Pages; SFR Address = 0x84

Bit    Name                                         Function

7:6 Reserved Read = 00b, Must Write = 00b.

5:4 COBANK[1:0] Constant Operations Bank Select.

             These bits select which flash bank is targeted during constant operations (MOVC
             and flash MOVX) involving address 0x8000 to 0xFFFF.
             00: Constant Operations Target Bank 0 (note that Bank 0 is also mapped between
             0x0000 to 0x7FFF).
             01: Constant operations target Bank 1.
             10: Constant operations target Bank 2.
             11: Constant operations target Bank 3.

3:2 Reserved Read = 00b, Must Write = 00b.

1:0 IFBANK[1:0] Instruction Fetch Operations Bank Select.

             These bits select which flash bank is used for instruction fetches involving address
             0x8000 to 0xFFFF. These bits can only be changed from code in Bank 0.
             00: Instructions fetch from Bank 0 (note that Bank 0 is also mapped between
             0x0000 to 0x7FFF).
             01: Instructions fetch from Bank 1.
             10: Instructions fetch from Bank 2.
             11: Instructions fetch from Bank 3.

Note:
    1. COBANK[1:0] and IFBANK[1:0] should not be set to select any bank other than Bank 0 (00b) on the
         Si1022/23/26/27/32/33/36/37 devices.
    2. COBANK[1:0] and IFBANK[1:0] should not be set to select Bank 2 (10b) or Bank 3 (11b) on the
         Si1021/25/31/35 devices.

9.1.1. MOVX Instruction and Program Memory

The MOVX instruction in an 8051 device is typically used to access external data memory. On the
Si102x/3x devices, the MOVX instruction is normally used to read and write on-chip XRAM, but can be re-
configured to write and erase on-chip flash memory space. MOVC instructions are always used to read
flash memory, while MOVX write instructions are used to erase and write flash. This flash access feature
provides a mechanism for the Si102x/3x to update program code and use the program memory space for
non-volatile data storage. Refer to Section "18. Flash Memory" on page 250 for further details.

9.2. Data Memory

The Si102x/3x device family includes 8448 bytes (Si1020/21/22/25/26/27/30/31/35/36/37) or 4352 bytes
(Si1023/27/33/37) of RAM data memory. 256 bytes of this memory is mapped into the internal RAM space

                                          Rev. 0.3                                                           127
Si102x/3x

of the 8051. 8192 or 4096 bytes of this memory is on-chip "external" memory. The data memory map is
shown in Figure 9.1 for reference.

9.2.1. Internal RAM
There are 256 bytes of internal RAM mapped into the data memory space from 0x00 through 0xFF. The
lower 128 bytes of data memory are used for general purpose registers and scratch pad memory. Either
direct or indirect addressing may be used to access the lower 128 bytes of data memory. Locations 0x00
through 0x1F are addressable as four banks of general purpose registers, each bank consisting of eight
byte-wide registers. The next 16 bytes, locations 0x20 through 0x2F, may either be addressed as bytes or
as 128 bit locations accessible with the direct addressing mode.

The upper 128 bytes of data memory are accessible only by indirect addressing. This region occupies the
same address space as the Special Function Registers (SFR) but is physically separate from the SFR
space. The addressing mode used by an instruction when accessing locations above 0x7F determines
whether the CPU accesses the upper 128 bytes of data memory space or the SFRs. Instructions that use
direct addressing will access the SFR space. Instructions using indirect addressing above 0x7F access the
upper 128 bytes of data memory. Figure 9.1 illustrates the data memory organization of the Si102x/3x.

9.2.1.1. General Purpose Registers
The lower 32 bytes of data memory, locations 0x00 through 0x1F, may be addressed as four banks of gen-
eral-purpose registers. Each bank consists of eight byte-wide registers designated R0 through R7. Only
one of these banks may be enabled at a time. Two bits in the program status word, RS0 (PSW.3) and RS1
(PSW.4), select the active register bank (see description of the PSW in SFR Definition 8.6). This allows
fast context switching when entering subroutines and interrupt service routines. Indirect addressing modes
use registers R0 and R1 as index registers.

9.2.1.2. Bit Addressable Locations
In addition to direct access to data memory organized as bytes, the sixteen data memory locations at 0x20
through 0x2F are also accessible as 128 individually addressable bits. Each bit has a bit address from
0x00 to 0x7F. Bit 0 of the byte at 0x20 has bit address 0x00 while bit7 of the byte at 0x20 has bit address
0x07. Bit 7 of the byte at 0x2F has bit address 0x7F. A bit access is distinguished from a full byte access by
the type of instruction used (bit source or destination operands as opposed to a byte source or destina-
tion).

The MCS-51TM assembly language allows an alternate notation for bit addressing of the form XX.B where
XX is the byte address and B is the bit position within the byte. For example, the instruction:

MOV C, 22.3h
moves the Boolean value at 0x13 (bit 3 of the byte at location 0x22) into the Carry flag.

9.2.1.3. Stack
A programmer's stack can be located anywhere in the 256-byte data memory. The stack area is desig-
nated using the Stack Pointer (SP) SFR. The SP will point to the last location used. The next value pushed
on the stack is placed at SP+1 and then SP is incremented. A reset initializes the stack pointer to location
0x07. Therefore, the first value pushed on the stack is placed at location 0x08, which is also the first regis-
ter (R0) of register bank 1. Thus, if more than one register bank is to be used, the SP should be initialized
to a location in the data memory not being used for data storage. The stack depth can extend up to
256 bytes.

9.2.2. External RAM
There are 8192 bytes or 4096 bytes of on-chip RAM mapped into the external data memory space. All of
these address locations may be accessed using the external move instruction (MOVX) and the data
pointer (DPTR), or using MOVX indirect addressing mode (such as @R1) in combination with the EMI0CN
register. Additional off-chip memory or memory-mapped devices may be mapped to the external memory

128  Rev. 0.3
                                                         Si102x/3x

address space and accessed using the external memory interface. See Section "10. External Data Mem-
ory Interface and On-Chip XRAM" on page 130 for further details.

Rev. 0.3  129
Si102x/3x

10. External Data Memory Interface and On-Chip XRAM

An External Memory Interface (EMIF) is available on the Si102x/3x devices, which can be used to access
off-chip data memories and memory-mapped devices connected to the GPIO ports. The external memory
space may be accessed using the external move instruction (MOVX) and the data pointer (DPTR), or using
the MOVX indirect addressing mode using R0 or R1. If the MOVX instruction is used with an 8-bit address
operand (such as @R1), then the high byte of the 16-bit address is provided by the External Memory Inter-
face Control Register (EMI0CN, shown in SFR Definition 10.1).

Note: The MOVX instruction can also be used for writing to the flash memory. See Section "18. Flash Memory" on
        page 250 for details. The MOVX instruction accesses XRAM by default.

10.1. Accessing XRAM

The XRAM memory space is accessed using the MOVX instruction. The MOVX instruction has two forms,
both of which use an indirect addressing method. The first method uses the Data Pointer, DPTR, a 16-bit
register which contains the effective address of the XRAM location to be read from or written to. The sec-
ond method uses R0 or R1 in combination with the EMI0CN register to generate the effective XRAM
address. Examples of both of these methods are given below.

10.1.1. 16-Bit MOVX Example

The 16-bit form of the MOVX instruction accesses the memory location pointed to by the contents of the
DPTR register. The following series of instructions reads the value of the byte at address 0x1234 into the
accumulator A:

     MOV DPTR, #1234h    ; load DPTR with 16-bit address to read (0x1234)

     MOVX A, @DPTR       ; load contents of 0x1234 into accumulator A



The above example uses the 16-bit immediate MOV instruction to set the contents of DPTR. Alternately,

the DPTR can be accessed through the SFR registers DPH, which contains the upper 8-bits of DPTR, and

DPL, which contains the lower 8-bits of DPTR.

10.1.2. 8-Bit MOVX Example

The 8-bit form of the MOVX instruction uses the contents of the EMI0CN SFR to determine the upper 8-bits
of the effective address to be accessed and the contents of R0 or R1 to determine the lower 8-bits of the
effective address to be accessed. The following series of instructions read the contents of the byte at
address 0x1234 into the accumulator A.

     MOV   EMI0CN, #12h  ; load high byte of address into EMI0CN
     MOV   R0, #34h      ; load low byte of address into R0 (or R1)
     MOVX  a, @R0        ; load contents of 0x1234 into accumulator A

130                                            Rev. 0.3
                                                         Si102x/3x

10.2. Configuring the External Memory Interface

Configuring the EMIF consists of five steps:

    1. Configure the output modes of the associated port pins as either push-pull or open-drain (push-pull is
       most common). The input mode of the associated port pins should be set to digital (reset value).

    2. Configure port latches to "park" the EMIF pins in a dormant state (usually by setting them to logic 1).
    3. Select Multiplexed mode or Non-Multiplexed mode.
    4. Select the memory mode (on-chip only, split mode without bank select, split mode with bank select,

       or off-chip only).
    5. Set up timing to interface with off-chip memory or peripherals.
Each of these five steps is explained in detail in the following sections. The port selection, Multiplexed
mode selection, and mode bits are located in the EMI0CF register shown in SFR Definition .

10.3. Port Configuration

The EMIF appears on Ports 3, 4, 5, and 6 when it is used for off-chip memory access. The EMIF and the
LCD cannot be used simultaneously. When using EMIF, all pins on Ports 3-6 may only be used for EMIF
purposes or as general purpose I/O. The EMIF pinout is shown in Table 10.1 on page 132.

The EMIF claims the associated port pins for memory operations ONLY during the execution of an off-chip
MOVX instruction. Once the MOVX instruction has completed, control of the port pins reverts to the port
latches or to the crossbar settings for those pins. See Section "27. Port Input/Output" on page 358 for more
information about the crossbar and port operation and configuration. The port latches should be explic-
itly configured to "park" the EMIF pins in a dormant state, most commonly by setting them to a
logic 1.

During the execution of the MOVX instruction, the EMIF will explicitly disable the drivers on all port pins
that are acting as inputs (Data[7:0] during a READ operation, for example). The output mode of the port
pins (whether the pin is configured as open-drain or push-pull) is unaffected by the EMIF operation, and
remains controlled by the PnMDOUT registers. In most cases, the output modes of all EMIF pins should be
configured for push-pull mode.

The Si102x/3x devices support both the Multiplexed and Non-Multiplexed modes.

Rev. 0.3  131
Si102x/3x

                                      Table 10.1. EMIF Pinout

                    Multiplexed Mode                           Non Multiplexed Mode

     Signal Name          Port Pin                        Signal Name          Port Pin

                    8-Bit Mode1 16-Bit Mode2                             8-Bit Mode 1 16-Bit Mode2

     RD             P3.6              P3.6                RD             P3.6            P3.6

     WR             P3.7              P3.7                WR             P3.7            P3.7

     ALE            P3.5              P3.5                D0             P6.0            P6.0

     AD0            P6.0              P6.0                D1             P6.1            P6.1

     AD1            P6.1              P6.1                D2             P6.2            P6.2

     AD2            P6.2              P6.2                D3             P6.3            P6.3

     AD3            P6.3              P6.3                D4             P6.4            P6.4

     AD4            P6.4              P6.4                D5             P6.5            P6.5

     AD5            P6.5              P6.5                D6             P6.6            P6.6

     AD6            P6.6              P6.6                D7             P6.7            P6.7

     AD7            P6.7              P6.7                A0             P5.0            P5.0

     A8             --                P5.0                A1             P5.1            P5.1

     A9             --                P5.1                A2             P5.2            P5.2

     A10            --                P5.2                A3             P5.3            P5.3

     A11            --                P5.3                A4             P5.4            P5.4

     A12            --                P5.4                A5             P5.5            P5.5

     A13            --                P5.5                A6             P5.6            P5.6

     A14            --                P5.6                A7             P5.7            P5.7

     A15            --                P5.7                A8             --              P4.0

     --             --                --                  A9             --              P4.1

     --             --                --                  A10            --              P4.2

     --             --                --                  A11            --              P4.3

     --             --                --                  A12            --              P4.4

     --             --                --                  A13            --              P4.5

     --             --                --                  A14            --              P4.6

     --             --                --                  A15            --              P4.7

     Required I/O:  11                19                  Required I/O:  18              26

Notes:
    1. Using 8-bit movx instruction without bank select.
    2. Using 16-bit movx instruction.

132                                         Rev. 0.3
                                                                Si102x/3x

SFR Definition 10.1. EMI0CN: External Memory Interface Control

Bit    7  6  5                      4         3         2       1  0

Name                                PGSEL[7:0]

Type                                   R/W

Reset  0  0  0                      0         0         0       0  0

SFR Page = 0x0; SFR Address = 0xAA            Function
Bit Name

7:0 PGSEL[7:0] XRAM Page Select Bits.
                        The XRAM Page Select Bits provide the high byte of the 16-bit external data memory
                        address when using an 8-bit MOVX command, effectively selecting a 256-byte page of
                        RAM.
                        0x00: 0x0000 to 0x00FF
                        0x01: 0x0100 to 0x01FF
                        ...
                        0xFE: 0xFE00 to 0xFEFF
                        0xFF: 0xFF00 to 0xFFFF

                                    Rev. 0.3                          133
Si102x/3x

SFR Definition 10.2. EMI0CF: External Memory Configuration

Bit    7   6  5                     4             3            2                 1             0

Name                                EMD2             EMD[1:0]                       EALE[1:0]

Type                                         R/W

Reset  0   0  0                     0             0            0                 1             1

SFR Page = 0x0; SFR Address = 0xAB            Function
Bit Name

7:5 Unused Read = 000b; Write = Don't Care.

4      EMD2 EMIF Multiplex Mode Select Bit.

          0: EMIF operates in Multiplexed Address/Data mode

          1: EMIF operates in Non-Multiplexed mode (separate address and data pins)

3:2 EMD[1:0] EMIF Operating Mode Select Bits.

                        00: Internal Only: MOVX accesses on-chip XRAM only. All effective addresses alias to
                        on-chip memory space
                        01: Split Mode without Bank Select: Accesses below the 8 kB boundary are directed
                        on-chip. Accesses above the 8 kB boundary are directed off-chip. 8-bit off-chip MOVX
                        operations use current contents of the Address high port latches to resolve the upper
                        address byte. To access off chip space, EMI0CN must be set to a page that is not con-
                        tained in the on-chip address space.
                        10: Split Mode with Bank Select: Accesses below the 8 kB boundary are directed on-
                        chip. Accesses above the 8 kB boundary are directed off-chip. 8-bit off-chip MOVX
                        operations uses the contents of EMI0CN to determine the high-byte of the address.
                        11: External Only: MOVX accesses off-chip XRAM only. On-chip XRAM is not visible to
                        the CPU.

1:0 EALE[1:0] ALE Pulse-Width Select Bits.
                        These bits only have an effect when EMD2 = 0.
                        00: ALE high and ALE low pulse width = 1 SYSCLK cycle.
                        01: ALE high and ALE low pulse width = 2 SYSCLK cycles.
                        10: ALE high and ALE low pulse width = 3 SYSCLK cycles.
                        11: ALE high and ALE low pulse width = 4 SYSCLK cycles.

134                                 Rev. 0.3
                                                         Si102x/3x

10.4. Multiplexed and Non-Multiplexed Selection

The External Memory Interface is capable of acting in a Multiplexed mode or Non-Multiplexed mode,
depending on the state of the EMD2 (EMI0CF.4) bit.

10.4.1. Multiplexed Configuration
In Multiplexed mode, the data bus and the lower 8 bits of the address bus share the same port pins:
AD[7:0]. In this mode, an external latch (74HC373 or equivalent logic gate) is used to hold the lower 8 bits
of the RAM address. The external latch is controlled by the ALE (Address Latch Enable) signal, which is
driven by the EMIF logic. An example of a Multiplexed configuration is shown in Figure 10.1.

In Multiplexed mode, the external MOVX operation can be broken into two phases delineated by the state
of the ALE signal. During the first phase, ALE is high and the lower 8 bits of the address bus are presented
to AD[7:0]. During this phase, the address latch is configured such that the Q outputs reflect the states of
the D inputs. When ALE falls, signaling the beginning of the second phase, the address latch outputs
remain fixed and are no longer dependent on the latch inputs. Later in the second phase, the data bus con-
trols the state of the AD[7:0] port at the time RD or WR is asserted.

See Section "10.6.2. Multiplexed Mode" on page 143 for more information.

   A[15:8]  ADDRESS BUS           A[15:8]

                      74HC373     A[7:0]
                                        64 K X 8
E  ALE                G                   SRAM

M  AD[7:0] ADDRESS/DATA BUS D  Q  I/O[7:0]
                                  CE
            VDD                   WE
                                  OE
I                     (Optional)

            8

F

   WR
   RD

                              Figure 10.1. Multiplexed Configuration Example

10.4.2. Non-Multiplexed Configuration
In Non-Multiplexed mode, the data bus and the address bus pins are not shared. An example of a non-
multiplexed configuration is shown in Figure 10.2. See Section "10.6.1. Non-Multiplexed Mode" on
page 140 for more information about non-multiplexed operation.

            Rev. 0.3                              135
Si102x/3x

            A[15:0]                     ADDRESS BUS                                     A[15:0]

E                                                               VDD                           64 K X 8
                                                                                                SRAM
M                                             (Optional)                                I/O[7:0]
                                                                                        CE
I             D[7:0]                                              8                     WE
                                           DATA BUS                                     OE

F                 WR

                  RD

                          Figure 10.2. Non-Multiplexed Configuration Example

10.5. Memory Mode Selection

The external data memory space can be configured in one of four modes, shown in Figure 10.3, based on
the EMIF Mode bits in the EMI0CF register (SFR Definition 10.2). These modes are summarized below.
More information about the different modes can be found in Section "10.6. Timing" on page 138.

EMI0CF[3:2] = 00               EMI0CF[3:2] = 01               EMI0CF[3:2] = 10               EMI0CF[3:2] = 11  0xFFFF
On-Chip XRAM      0xFFFF                         0xFFFF                         0xFFFF

On-Chip XRAM                   Off-Chip                     Off-Chip
On-Chip XRAM                   Memory                       Memory
On-Chip XRAM              (No Bank Select)               (Bank Select)

                                                                                        Off-Chip
                                                                                        Memory

On-Chip XRAM              On-Chip XRAM                   On-Chip XRAM
On-Chip XRAM

                  0x0000                         0x0000                         0x0000                         0x0000

                          Figure 10.3. EMIF Operating Modes

136                                              Rev. 0.3
                                                         Si102x/3x

10.5.1. Internal XRAM Only
When bits EMI0CF[3:2] are set to 00, all MOVX instructions will target the internal XRAM space on the
device. Memory accesses to addresses beyond the populated space will wrap on 8 kB boundaries. As an
example, the addresses 0x2000 and 0x4000 both evaluate to address 0x0000 in on-chip XRAM space.

8-bit MOVX operations use the contents of EMI0CN to determine the high-byte of the effective address
    and R0 or R1 to determine the low-byte of the effective address.

16-bit MOVX operations use the contents of the 16-bit DPTR to determine the effective address.
10.5.2. Split Mode without Bank Select
When bit EMI0CF.[3:2] are set to 01, the XRAM memory map is split into two areas, on-chip space and off-
chip space.

Effective addresses below the internal XRAM size boundary will access on-chip XRAM space.
Effective addresses above the internal XRAM size boundary will access off-chip space.
8-bit MOVX operations use the contents of EMI0CN to determine whether the memory access is on-

    chip or off-chip. However, in the "No Bank Select" mode, an 8-bit MOVX operation will not drive the
    upper 8-bits A[15:8] of the Address Bus during an off-chip access. This allows the user to manipulate
    the upper address bits at will by setting the Port state directly via the port latches. This behavior is in
    contrast with "Split Mode with Bank Select" described below. The lower 8-bits of the Address Bus A[7:0]
    are driven, determined by R0 or R1.
16-bit MOVX operations use the contents of DPTR to determine whether the memory access is on-chip
    or off-chip, and unlike 8-bit MOVX operations, the full 16-bits of the Address Bus A[15:0] are driven
    during the off-chip transaction.
10.5.3. Split Mode with Bank Select
When EMI0CF[3:2] are set to 10, the XRAM memory map is split into two areas, on-chip space and off-
chip space.

Effective addresses below the internal XRAM size boundary will access on-chip XRAM space.
Effective addresses above the internal XRAM size boundary will access off-chip space.
8-bit MOVX operations use the contents of EMI0CN to determine whether the memory access is on-

    chip or off-chip. The upper 8-bits of the Address Bus A[15:8] are determined by EMI0CN, and the lower
    8-bits of the Address Bus A[7:0] are determined by R0 or R1. All 16-bits of the Address Bus A[15:0] are
    driven in "Bank Select" mode.
16-bit MOVX operations use the contents of DPTR to determine whether the memory access is on-chip
    or off-chip, and the full 16-bits of the Address Bus A[15:0] are driven during the off-chip transaction.
10.5.4. External Only
When EMI0CF[3:2] are set to 11, all MOVX operations are directed to off-chip space. On-chip XRAM is not
visible to the CPU. This mode is useful for accessing off-chip memory located between 0x0000 and the
internal XRAM size boundary.

8-bit MOVX operations ignore the contents of EMI0CN. The upper Address bits A[15:8] are not driven
    (identical behavior to an off-chip access in "Split Mode without Bank Select" described above). This
    allows the user to manipulate the upper address bits at will by setting the Port state directly. The lower
    8-bits of the effective address A[7:0] are determined by the contents of R0 or R1.

16-bit MOVX operations use the contents of DPTR to determine the effective address A[15:0]. The full
    16-bits of the Address Bus A[15:0] are driven during the off-chip transaction.

Rev. 0.3  137
Si102x/3x

10.6. Timing

The timing parameters of the EMIF can be configured to enable connection to devices having different
setup and hold time requirements. The address setup time, address hold time, RD and WR strobe widths,
and in Multiplexed mode, the width of the ALE pulse are all programmable in units of SYSCLK periods
through EMI0TC, shown in SFR Definition 10.3, and EMI0CF[1:0].

The timing for an off-chip MOVX instruction can be calculated by adding 4 SYSCLK cycles to the timing
parameters defined by the EMI0TC register. Assuming Non-Multiplexed operation, the minimum execution
time for an off-chip XRAM operation is 5 SYSCLK cycles (1 SYSCLK for RD or WR pulse + 4 SYSCLKs).
For multiplexed operations, the Address Latch Enable signal will require a minimum of 2 additional SYS-
CLK cycles. Therefore, the minimum execution time for an off-chip XRAM operation in Multiplexed mode is
7 SYSCLK cycles (2 for /ALE + 1 for RD or WR + 4). The programmable setup and hold times default to
the maximum delay settings after a reset. Table 10.2 lists the ac parameters for the EMIF, and Figure 10.4
through Figure 10.9 show the timing diagrams for the different EMIF modes and MOVX operations.

138  Rev. 0.3
                                                                            Si102x/3x

SFR Definition 10.3. EMI0TC: External Memory Timing Control

Bit    7            6  5            4            3                       2  1            0

Name      EAS[1:0]                     EWR[3:0]                                EAH[1:0]

Type      R/W                          R/W                                     R/W

Reset  1            1  1            1            1                       1  1            1

SFR Page = 0x0; SFR Address = 0xAF            Function
Bit Name

7:6 EAS[1:0] EMIF Address Setup Time Bits.
                        00: Address setup time = 0 SYSCLK cycles.
                        01: Address setup time = 1 SYSCLK cycle.
                        10: Address setup time = 2 SYSCLK cycles.
                        11: Address setup time = 3 SYSCLK cycles.

5:2 EWR[3:0] EMIF WR and RD Pulse-Width Control Bits.
                        0000: WR and RD pulse width = 1 SYSCLK cycle.
                        0001: WR and RD pulse width = 2 SYSCLK cycles.
                        0010: WR and RD pulse width = 3 SYSCLK cycles.
                        0011: WR and RD pulse width = 4 SYSCLK cycles.
                        0100: WR and RD pulse width = 5 SYSCLK cycles.
                        0101: WR and RD pulse width = 6 SYSCLK cycles.
                        0110: WR and RD pulse width = 7 SYSCLK cycles.
                        0111: WR and RD pulse width = 8 SYSCLK cycles.
                        1000: WR and RD pulse width = 9 SYSCLK cycles.
                        1001: WR and RD pulse width = 10 SYSCLK cycles.
                        1010: WR and RD pulse width = 11 SYSCLK cycles.
                        1011: WR and RD pulse width = 12 SYSCLK cycles.
                        1100: WR and RD pulse width = 13 SYSCLK cycles.
                        1101: WR and RD pulse width = 14 SYSCLK cycles.
                        1110: WR and RD pulse width = 15 SYSCLK cycles.
                        1111: WR and RD pulse width = 16 SYSCLK cycles.

1:0 EAH[1:0] EMIF Address Hold Time Bits.
                        00: Address hold time = 0 SYSCLK cycles.
                        01: Address hold time = 1 SYSCLK cycle.
                        10: Address hold time = 2 SYSCLK cycles.
                        11: Address hold time = 3 SYSCLK cycles.

                                    Rev. 0.3                                                139
Si102x/3x

10.6.1. Non-Multiplexed Mode
10.6.1.1. 16-bit MOVX: EMI0CF[4:2] = 101, 110, or 111

                           Nonmuxed 16-bit WRITE

ADDR[15:8]           EMIF ADDRESS (8 MSBs) from DPH

     ADDR[7:0]       EMIF ADDRESS (8 LSBs) from DPL

     DATA[7:0]             EMIF WRITE DATA
             WR
                           T                           T

                            WDS                         WDH

                     T           T                     T

                      ACS         ACW                   ACH

     RD

                           Nonmuxed 16-bit READ

ADDR[15:8]       P2  EMIF ADDRESS (8 MSBs) from DPH
ADDR[7:0]
  DATA[7:0]          EMIF ADDRESS (8 LSBs) from DPL

           RD                                          EMIF READ DATA
           WR
                     T               T                 T

                      ACS              RDS              RDH

                                 T                       T

                                  ACW                      ACH

                 Figure 10.4. Non-Multiplexed 16-bit MOVX Timing

140                        Rev. 0.3
                                                                                              Si102x/3x

10.6.1.2. 8-bit MOVX without Bank Select: EMI0CF[4:2] = 101 or 111
                                                    Nonmuxed 8-bit WRITE without Bank Select

    ADDR[15:8]

ADDR[7:0]    EMIF ADDRESS (8 LSBs) from R0 or R1

DATA[7:0]          EMIF WRITE DATA
        WR
                   T                T

                    WDS              WDH

             T           T          T

              ACS         ACW        ACH

RD

             Nonmuxed 8-bit READ without Bank Select

ADDR[15:8]

ADDR[7:0]    EMIF ADDRESS (8 LSBs) from R0 or R1

DATA[7:0]                    EMIF READ DATA
         RD
             T               T      T

              ACS              RDS   RDH

                         T            T

                          ACW           ACH

WR

Figure 10.5. Non-Multiplexed 8-bit MOVX without Bank Select Timing

                   Rev. 0.3                                                                   141
Si102x/3x

10.6.1.3. 8-bit MOVX with Bank Select: EMI0CF[4:2] = 110

                  Nonmuxed 8-bit WRITE with Bank Select

     ADDR[15:8]   EMIF ADDRESS (8 MSBs) from EMI0CN

     ADDR[7:0]    EMIF ADDRESS (8 LSBs) from R0 or R1

     DATA[7:0]          EMIF WRITE DATA
             WR
                        T                                 T

                         WDS                               WDH

                  T           T                           T

                   ACS         ACW                         ACH

     RD

     ADDR[15:8]   Nonmuxed 8-bit READ with Bank Select
                  EMIF ADDRESS (8 MSBs) from EMI0CN

     ADDR[7:0]    EMIF ADDRESS (8 LSBs) from R0 or R1

     DATA[7:0]                    EMIF READ DATA
              RD
                  T               T                       T

                   ACS              RDS                    RDH

                              T                             T

                               ACW                            ACH

     WR

     Figure 10.6. Non-Multiplexed 8-bit MOVX with Bank Select Timing

142                     Rev. 0.3
                                                                               Si102x/3x

10.6.2. Multiplexed Mode
10.6.2.1. 16-bit MOVX: EMI0CF[4:2] = 001, 010, or 011

                                           Muxed 16-bit WRITE

ADDR[15:8]            EMIF ADDRESS (8 MSBs) from DPH
      AD[7:0]
               EMIF ADDRESS (8 LSBs) from              EMIF WRITE DATA
                                 DPL

               T      T

                ALEH   ALEL

ALE                                                    T                T
WR
                                                        WDS              WDH

                                           T                   T        T

                                            ACS                 ACW      ACH

RD

                                           Muxed 16-bit READ

ADDR[15:8]            EMIF ADDRESS (8 MSBs) from DPH
      AD[7:0]
               EMIF ADDRESS (8 LSBs) from                      EMIF READ DATA
          ALE                    DPL

               T      T                                        T        T

                ALEH   ALEL                                     RDS      RDH

                                           T                   T        T

                                            ACS                 ACW      ACH

RD

WR

               Figure 10.7. Multiplexed 16-bit MOVX Timing

                             Rev. 0.3                                          143
Si102x/3x

10.6.2.2. 8-bit MOVX without Bank Select: EMI0CF[4:2] = 001 or 011

                      Muxed 8-bit WRITE Without Bank Select

ADDR[15:8]     EMIF ADDRESS (8 LSBs) from        EMIF WRITE DATA
      AD[7:0]                 R0 or R1

          ALE  T      T

           WR   ALEH   ALEL
           RD
                                                 T                  T

                                                  WDS                WDH

                                           T           T            T

                                            ACS         ACW          ACH

                      Muxed 8-bit READ Without Bank Select

ADDR[15:8]     EMIF ADDRESS (8 LSBs) from              EMIF READ DATA
      AD[7:0]                 R0 or R1

          ALE  T      T                                T            T

                ALEH   ALEL                             RDS          RDH

                                           T           T            T

                                            ACS         ACW          ACH

     RD

     WR

               Figure 10.8. Multiplexed 8-bit MOVX without Bank Select Timing

144                          Rev. 0.3
                                                                                 Si102x/3x

10.6.2.3. 8-bit MOVX with Bank Select: EMI0CF[4:2] = 010

                      Muxed 8-bit WRITE with Bank Select

ADDR[15:8]            EMIF ADDRESS (8 MSBs) from EMI0CN
      AD[7:0]
          ALE  EMIF ADDRESS (8 LSBs) from                 EMIF WRITE DATA
           WR                 R0 or R1

               T      T

                ALEH   ALEL

                                                          T                T

                                                           WDS              WDH

                                           T                    T          T

                                            ACS                  ACW        ACH

RD

ADDR[15:8]               Muxed 8-bit READ with Bank Select
      AD[7:0]         EMIF ADDRESS (8 MSBs) from EMI0CN

          ALE  EMIF ADDRESS (8 LSBs) from                       EMIF READ DATA
                              R0 or R1

               T      T                                         T          T

                ALEH   ALEL                                      RDS        RDH

                                           T                    T          T

                                            ACS                  ACW        ACH

RD

WR

               Figure 10.9. Multiplexed 8-bit MOVX with Bank Select Timing

                             Rev. 0.3                                            145
Si102x/3x

            Table 10.2. AC Parameters for External Memory Interface

Parameter   Description                            Min*                              Max*     Units
                                                                                3 x TSYSCLK     ns
     TACS   Address/Control Setup Time                                      0   16 x TSYSCLK    ns
                                                                                3 x TSYSCLK     ns
     TACW   Address/Control Pulse Width            1 x TSYSCLK                  4 x TSYSCLK     ns
                                                                                4 x TSYSCLK     ns
     TACH   Address/Control Hold Time                                       0   19 x TSYSCLK    ns
                                                                                3 x TSYSCLK     ns
     TALEH  Address Latch Enable High Time         1 x TSYSCLK                                  ns

     TALEL  Address Latch Enable Low Time          1 x TSYSCLK

     TWDS   Write Data Setup Time                  1 x TSYSCLK

     TWDH   Write Data Hold Time                                            0

     TRDS   Read Data Setup Time                                            20

     TRDH   Read Data Hold Time                                             0                 ns

*Note: TSYSCLK is equal to one period of the device system clock (SYSCLK).

146                                      Rev. 0.3
                                                         Si102x/3x

11. Direct Memory Access (DMA0)

An on-chip direct memory access (DMA0) is included on the Si102x/3x devices. The DMA0 subsystem
allows autonomous variable-length data transfers between XRAM and peripheral SFR registers without
CPU intervention. During DMA0 operation, the CPU is free to perform some other tasks. In order to save
total system power consumption, the CPU and flash can be powered down. DMA0 improves the system
performance and efficiency with high data throughput peripherals.

DMA0 contains seven independent channels, common control registers, and a DMA0 Engine (see
Figure 11.1). Each channel includes a register that assigns a peripheral to the channel, a channel control
register, and a set of SFRs that include XRAM address information and SFR address information used by
the channel during a data transfer. The DMA0 architecture is described in detail in Section 11.1.

The DMA0 in Si102x/3x devices supports four peripherals: AES0, ENC0, CRC1, and SPI1. Peripherals
with DMA0 capability should be configured to work with the DMA0 through their own registers. The DMA0
provides up to seven channels, and each channel can be configured for one of nine possible data transfer
functions:

XRAM to ENC0L/M/H
ENC0L/M/H sfrs to XRAM
XRAM to CRC1IN sfr
XRAM to SPI1DAT sfr
SPI1DAT sfr to XRAM
XRAM to AES0KIN sfr
XRAM to AES0BIN sfr
XRAM to AES0XIN sfr
AES0YOUT sfr to XRAM
The DMA0 subsystem signals the MCU through a set of interrupt service routine flags. Interrupts can be
generated when the DMA0 transfers half of the data length or full data length on any channel.

Rev. 0.3  147
Si102x/3x

                                                               Channel 6

                                                               ...

                                      Peripheral assignment -    Channel 1                                   Channel memory
                                            DMA0nCF[2:0]         Channel 0                                    interface config

     XRAM to ENC0 request                                      Channel                                       DMA0nBAH  DMA0nBAL
     ENC0 to XRAM request                                       Control
     XRAM to CRC1 request
     XRAM to SPI1 request                                      DMA0nCF
     SPI1 to XRAM request
     XRAM to AES0KIN request                                   INTEN                                         DMA0nAOH  DMA0nAOL                                                                                                   DMA
     XRAM to AES0BIN request                                       MINTEN                                                                                                                                                       ENGINE
     XRAM to AES0XIN request                                           STALL
     AES0YOUT to XRAM request                                                ENDIAN
                                                                                    PERIPH3
                                                                                          PERIPH2
                                                                                               PERIPH1
                                                                                                    PERIPH0

                                                               DMA0nMD

                                                                        WRAP                                 DMA0nSZH  DMA0nSZL

     Common    DMA0SEL  DMA0BUSY                               DMA0MINT                                      DMA0INT   DMA0EN                                                                                         Internal
     Control/                                                                                                                                                                                                          DMA
      Status   DMA0SEL[2]                                                                                                                                                                                               bus
                    DMA0SEL[1]                                                                                                                                                                                        control
                         DMA0SEL[0]
                                       CH6_BUSY
                                            CH5_BUSY
                                                  CH4_BUSY
                                                       CH3_BUSY
                                                             CH2_BUSY
                                                                  CH1_BUSY
                                                                       CH0_BUSY
                                                                                    CH6_MINT
                                                                                         CH5_MINT
                                                                                               CH4_MINT
                                                                                                    CH3_MINT
                                                                                                         CH2_MINT
                                                                                                               CH1_MINT
                                                                                                                    CH0_MINT

                                                                                                                                 CH6_INT
                                                                                                                                      CH5_INT
                                                                                                                                            CH4_INT
                                                                                                                                                 CH3_INT
                                                                                                                                                       CH2_INT
                                                                                                                                                            CH1_INT
                                                                                                                                                                 CH0_INT
                                                                                                                                                                              CH6_EN
                                                                                                                                                                                   CH5_EN
                                                                                                                                                                                         CH4_EN
                                                                                                                                                                                              CH3_EN
                                                                                                                                                                                                    CH2_EN
                                                                                                                                                                                                         CH1_EN
                                                                                                                                                                                                              CH0_EN

                        Figure 11.1. DMA0 Block Diagram

11.1. DMA0 Architecture

The first step in configuring a DMA0 channel is to select the desired channel for data transfer using
DMA0SEL[2:0] bits (DMA0SEL). After setting the DMA0 channel, firmware can address channel-specific
registers such as DMA0NCF, DMA0NBAH/L, DMA0NAOH/L, and DMA0NSZH/L. Once firmware selects a
channel, the subsequent SFR configuration applies to the DMA0 transfer of that selected channel.

Each DMA0 channel consists of an SFR assigning the channel to a peripheral, a channel control register
and a set of SFRs that describe XRAM and SFR addresses to be used during data transfer (See
Figure 11.1). The peripheral assignment bits of DMA0nCF select one of the eight data transfer functions.
The selected channel can choose the desired function by writing to the PERIPH[2:0] bits (DMA0NCF[2:0]).

The control register DMA0NCF of each channel configures the endian-ness of the data in XRAM, stall
enable, full-length interrupt enable and mid-point interrupt enable. When a channel is stalled by setting the
STALL bit (DMA0NCF.5), DMA0 transfers in progress will not be aborted, but new DMA0 transfers will be
blocked until the stall status of the channel is reset. After the stall bit is set, software should poll the corre-
sponding DMA0BUSY to verify that there are no more DMA transfers for that channel.

The memory interface configuration SFRs of a channel define the linear region of XRAM involved in the
transfer through a 12-bit base address register DMA0NBAH:L, a 10-bit address offset register
DMA0NAOH:L and a 10-bit data transfer size DMA0NSZH:L. The effective memory address is the address
involved in the current DMA0 transaction.

                              Effective Memory Address = Base Address + Address Offset

The address offset serves as byte counter. The address offset should be always less than data transfer
length. The address offset increments by one after each byte transferred. For DMA0 configuration of any
channel, address offsets of active channels should be reset to 0 before DMA0 transfers occur.

148                                                                                          &