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SAA7709H/N103/S420

器件型号:SAA7709H/N103/S420
器件类别:半导体    其他集成电路(IC)   
文件大小:1246.56KB,共18页
厂商名称:NXP
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器件描述

音频 dsp car radio digital signal processor

参数

制造商: NXP
RoHS:
零件号别名: 935269693557

SAA7709H/N103/S420器件文档内容

ADC0808S125/250

Single 8-bit ADC, up to 125 MHz or 250 MHz

Rev. 03 -- 24 February 2009                 Product data sheet

1. General description

                              The ADC0808S is a differential, high-speed, 8-bit Analog-to-Digital Converter (ADC)
                              optimized for telecommunication transmission control systems and tape drive
                              applications. It allows signal sampling frequencies up to 250 MHz.

                              The ADC0808S clock inputs are selectable between 1.8 V Complementary Metal Oxide
                              Semiconductor (CMOS) or Low-Voltage Differential Signals (LVDS). The data output
                              signal levels are 1.8 V CMOS.

                              All static digital inputs (CLKSEL, CCSSEL, CE_N, OTC, DEL0 and DEL1) are 1.8 V
                              CMOS compatible.

                              The ADC0808S offers the most flexible acquisition control system possible due to its
                              programmable Complete Conversion Signal (CCS) which allows the delay time of the
                              acquisition clock and acquisition clock frequency to be adjusted.

                              The ADC0808S is supplied in an HTQFP48 package.

2. Features

                              I 8-bit resolution
                              I High-speed sampling rate up to 250 MHz
                              I Maximum analog input frequency up to 560 MHz
                              I Programmable acquisition output clock (complete conversion signal)
                              I Differential analog input
                              I Integrated voltage regulator or external control for analog input full-scale
                              I Integrated voltage regulator for input common-mode reference
                              I Selectable 1.8 V CMOS or LVDS clock input
                              I 1.8 V CMOS digital outputs
                              I 1.8 V CMOS compatible static digital inputs
                              I Binary or 2's complement CMOS outputs
                              I Only 2 clock cycles latency
                              I Industrial temperature range from -40 �C to +85 �C
                              I HTQFP48 package

3. Applications

                              I 2.5G and 3G cellular base infrastructure radio transceivers
                              I Wireless access systems
                              I Fixed telecommunications
NXP Semiconductors                                                                         ADC0808S125/250

                                                                                      Single 8-bit ADC, up to 125 MHz or 250 MHz

                           I Optical networking
                           I Wireless Local Area Network (WLAN) infrastructure
                           I Tape drive applications

4. Ordering information

Table 1. Ordering information

Type number                Sampling frequency Package

                           (MHz)                Name                    Description                                     Version

ADC0808S125HW/C1 125                            HTQFP48 plastic thermal enhanced thin quad flat package; SOT545-2
ADC0808S250HW/C1 250                                            48 leads; body 7 � 7 � 1 mm; exposed die pad

5. Block diagram

                                                                                      CLKSEL  CLK+ CLK-

                                                                                      36         37 38

                                                                                      CLOCK DRIVER           39
                                                                                                                      DEL0
                                                                        ADC0808S                 LATCH
                                                                                                             40 DEL1

                                                                                                             17 CCS
                                                                                                             26 CCSSEL

                                            33  TRACK                                         8  LATCH    8           D0 to D7
                                    IN           AND                                                         21
                                                HOLD                    RESISTOR       ADC
                                            32                          LADDERS       CORE                            OTC
                                  INN

                           FSIN/ 30                                U/I                           LATCH       20
                                                                                                                      IR
                           REFSEL

                                                         INTERNAL          CMADC              OUTPUTS        001aai267
                                                       REFERENCE        REFERENCE              ENABLE

                           Fig 1. Block diagram                                   29                  19

                                                                           CMADC                 CE_N

ADC0808S125_ADC0808S250_3                       Rev. 03 -- 24 February 2009                                  � NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                                2 of 23
NXP Semiconductors                                                       ADC0808S125/250

6. Pinning information                                              Single 8-bit ADC, up to 125 MHz or 250 MHz

                  6.1 Pinning

                                                              48 i.c.
                                                                   47 D2
                                                                        46 OGND4
                                                                             45 i.c.
                                                                                  44 D1
                                                                                       43 VCCO4(1V8)
                                                                                             42 i.c.
                                                                                                  41 D0
                                                                                                       40 DEL1
                                                                                                            39 DEL0
                                                                                                                 38 CLK-
                                                                                                                       37 CLK+

                                           OGND1 1                  ADC0808S                                                     36 CLKSEL
                                                  D3 2                                  DGND                                     35 i.c.
                                                  i.c. 3                                                                         34 VCCA1(3V3)
                                                                                                                                 33 IN
                                       VCCO1(1V8) 4                                                                              32 INN
                                                  D4 5                                                                           31 AGND2
                                                  i.c. 6                                                                         30 FSIN/REFSEL
                                                                                                                                 29 CMADC
                                           OGND2 7                                                                               28 AGND1
                                                  D5 8                                                                           27 NC1V8
                                                  i.c. 9                                                                         26 CCSSEL
                                                                                                                                 25 n.c.
                                       VCCO2(1V8) 10
                                                  D6 11                                                                         001aai268
                                                  i.c. 12

                                                              VCCO3(1V8) 13
                                                                   D7 14
                                                                        i.c. 15

                                                                             OGND3 16
                                                                                  CCS 17
                                                                                       i.c. 18

                                                                                             CE_N 19
                                                                                                  IR 20

                                                                                                       OTC 21
                                                                                                            DGND1 22
                                                                                                                 VCCD1(1V8) 23

                                                                                                                       n.c. 24

                           Fig 2. Pin configuration

6.2 Pin description

                           Table 2. Pin description

                           Symbol      Pin                 Type[1]  Description
                                                                    data output ground 1
                           OGND1       1                   G        data output bit 3
                                                                    internally connected; leave open
                           D3          2                   O        data output supply voltage 1 (1.8 V)
                                                                    data output bit 4
                           i.c.        3                   -        internally connected; leave open
                                                                    data output ground 2
                           VCCO1(1V8)  4                   P        data output bit 5
                           D4                                       internally connected; leave open
                                       5                   O        data output supply voltage 2 (1.8 V)
                                                                    data output bit 6
                           i.c.        6                   -        internally connected; leave open
                                                                    data output supply voltage 3 (1.8 V)
                           OGND2       7                   G        data output bit 7

                           D5          8                   O

                           i.c.        9                   -

                           VCCO2(1V8)  10                  P
                           D6
                                       11                  O

                           i.c.        12                  -

                           VCCO3(1V8)  13                  P
                           D7
                                       14                  O

ADC0808S125_ADC0808S250_3                   Rev. 03 -- 24 February 2009                                                         � NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                                                   3 of 23
NXP Semiconductors                                                     ADC0808S125/250

                                                                  Single 8-bit ADC, up to 125 MHz or 250 MHz

                           Table 2. Pin description ...continued

                           Symbol            Pin  Type[1]         Description
                                                                  internally connected; leave open
                           i.c.              15   -               data output ground 3
                                                                  complete conversion signal output
                           OGND3             16   G               internally connected; leave open
                                                                  chip enable input (active LOW)
                           CCS               17   O               in-range output
                                                                  control input for 2's complement output
                           i.c.              18   -               digital ground 1
                                                                  digital supply voltage 1 (1.8 V)
                           CE_N              19   I(CMOS)         not connected
                                                                  not connected
                           IR                20   O(CMOS)         control input for CCS frequency selection
                                                                  not connected or connected to VCCD1(1V8)
                           OTC               21   I(CMOS)         analog ground 1
                                                                  regulator common-mode ADC output
                           DGND1             22   G               full-scale reference voltage input/internal or external
                                                                  reference selection
                           VCCD1(1V8)        23   P               analog ground 2
                           n.c.                                   complementary analog input
                                             24   -               analog input
                                                                  analog supply voltage 1 (3.3 V)
                           n.c.              25   -               internally connected; leave open
                                                                  control input for clock input selection
                           CCSSEL            26   I(CMOS)         clock input
                                                                  complementary clock input
                           NC1V8             27   I               complete conversion signal delay input 0
                                                                  complete conversion signal delay input 1
                           AGND1             28   G               data output bit 0
                                                                  internally connected; leave open
                           CMADC             29   O               data output supply voltage 4 (1.8 V)
                                                                  data output bit 1
                           FSIN/REFSEL 30         I               internally connected; leave open
                                                                  data output ground 4
                           AGND2             31   G               data output bit 2
                           INN                                    internally connected; leave open
                           IN                32   I               digital ground; exposed die pad
                           VCCA1(3V3)
                           i.c.              33   I
                           CLKSEL
                           CLK+              34   P
                           CLK-
                           DEL0              35   -
                           DEL1
                           D0                36   I(CMOS)
                           i.c.
                           VCCO4(1V8)        37   I
                           D1
                           i.c.              38   I
                           OGND4
                           D2                39   I(CMOS)
                           i.c.
                           DGND              40   I(CMOS)

                                             41   O

                                             42   -

                                             43   P

                                             44   O

                                             45   -

                                             46   G

                                             47   O

                                             48   -

                                             -    G

                           [1] See Table 3.

ADC0808S125_ADC0808S250_3                         Rev. 03 -- 24 February 2009  � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                     ADC0808S125/250

                                                                  Single 8-bit ADC, up to 125 MHz or 250 MHz

                           Table 3. Pin type description

                           Type     Description

                           I        input

                           O        output

                           I(CMOS)  1.8 V CMOS level input

                           O(CMOS)  1.8 V CMOS level output

                           P        power supply

                           G        ground

7. Functional description

7.1 CMOS/LVDS clock input

        The circuit has two clock inputs CLK+ and CLK-, with two modes of operation:

        � LVDS mode: CLK+ and CLK- inputs are at differential LVDS levels. An external

             resistor of between 80  and 120  is required; see Figure 3.

                                    VO(dif)                       undefined state  maximum Vidth
                                                                                   minimum Vidth

                                     LVDS                         RECEIVER
                                    DRIVER                        CLK+

                                                                  CLK-

                                                          Vgpd                     001aah720

                              Fig 3. LVDS clock input

                              � 1.8 V CMOS mode: CLK+ input is at 1.8 V CMOS level and sampling is done on the

                                 rising edge of the clock input signal. In this case pin CLK- must be grounded;
                                 see Figure 4.

                                                           CMOS
                                                          DRIVER

                                                                        CLK+
                                                                        CLK-

                                                                        001aai272

                              Fig 4. CMOS clock input

ADC0808S125_ADC0808S250_3           Rev. 03 -- 24 February 2009                    � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                        ADC0808S125/250

                                                                     Single 8-bit ADC, up to 125 MHz or 250 MHz

                           Table 4. Clock input format selection     Clock input signal
                           Pin CLKSEL                                Pins CLK+ and CLK-
                                                                     LVDS
                           HIGH or not connected                     1.8 V CMOS
                           LOW

7.2 Digital output coding

        The digital outputs are 1.8 V CMOS compatible.

                           The data output format can be either binary or 2's complement.

                           Table 5. Output coding with differential inputs
                           Vi(p-p) = 2.0 V; Vref(fs) = 1.25 V; typical values to AGND.

                           Code       Inputs (V)                  Output                Outputs D7 to D0

                                      Vi(IN)      Vi(INN)         Pin IR                Binary  2's complement
                                      < 0.45      > 1.45          LOW
                           Underflow                                                    0000 0000 1000 0000

                           0          0.45        1.45            HIGH                  0000 0000 1000 0000

                           1          -           -               HIGH                  0000 0001 1000 0001

                           :          :           :               :                     :       :

                           127        0.95        0.95            HIGH                  0111 1111 1111 1111

                           :          :           :               :                     :       :

                           254        -           -               HIGH                  1111 1110 0111 1110

                           255        1.45        0.45            HIGH                  1111 1111 0111 1111

                           Overflow > 1.45        < 0.45          LOW                   1111 1111 0111 1111

                           The in-range CMOS output pin IR will be HIGH during normal operation. When the ADC
                           input reaches either positive or negative full-scale, the IR output will be LOW.

                           Selection between output coding is controlled by pins OTC and CE_N.

                           Table 6. Output format selection

                           2's complement outputs Chip enable                Output data
                                                                             Pins D0 to D7, CCS and IR
                           Pin OTC                      Pin CE_N             active; binary
                                                                             active; 2's complement
                           LOW                          LOW                  high-impedance

                           HIGH                         LOW

                           X [1]                        HIGH

                           [1] X = don't care.

ADC0808S125_ADC0808S250_3                       Rev. 03 -- 24 February 2009                        � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                                     ADC0808S125/250

                                                                                  Single 8-bit ADC, up to 125 MHz or 250 MHz

7.3 Timing output

                                                     sample               sample        sample               sample  sample
                                                         n                 n+1           n+2                  n+3     n+4

                                     IN, INN                                                                             50 %

                                                             td(s)

                                     CLK+, CLK-   n

                                                                                        td(o)

                                     D0 to D7                       data          data                 data          data
                                                                    n-2                                              n+1
                                                                                  n-1                  n
                                                                                                                      001aab892
                                                                                                th(o)

                           Fig 5. Output timing diagram (CCS not selected)

7.4 Timing complete conversion signal

        The ADC0808S generates an adjustable clock output signal on pin CCS called Complete
        Conversion Signal, which can be used to control the acquisition of converted output data
        to the digital circuit connected to the ADC0808S output data bus.

                           Two logic input pins DEL0 and DEL1 control the delay of the edge of the CCS signal to
                           achieve an optimal position in the stable, usable zone of the data as shown in Figure 6.

                           Table 7. Complete conversion signal selection

                           Pin DEL0  Pin DEL1                Pin CCS

                           LOW       LOW                     high-impedance

                           HIGH      LOW                     active; see Table 13

                           LOW       HIGH

                           HIGH      HIGH

                           Pin CCSSEL selects the CCS frequency; see Table 8.

                           Table 8. Complete conversion signal frequency selection

                           Pin CCSSEL                                             CCS frequency (fCCS)
                           HIGH or not connected                                  fclk
                           LOW                                                    fclk / 2

ADC0808S125_ADC0808S250_3                         Rev. 03 -- 24 February 2009                                        � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                    ADC0808S125/250

                                                                 Single 8-bit ADC, up to 125 MHz or 250 MHz

                                   D0 to D7              data             data  data           data
                                   CCS (fclk)            n-2              n-1     n            n+1

                                                                 td(CCS)                                   50 %

                                              CCS (fclk / 2)                                               50 %
                                                                                               001aab893
                           Fig 6. Complete conversion signal timing diagram using CCS

7.5 Full-scale input selection

        The ADC0808S has an internal reference circuit which can be overruled by an external
        reference voltage. This can be done with the full-scale reference voltage (Vref(fs))
        according to Table 9.

                           The ADC provides the required common-mode voltage on pin CMADC. In case of internal
                           regulation, the regulator output voltage on pin CMADC is 0.95 V.

                           Table 9. Full-scale input selection

                           Full-scale reference voltage  Common-mode output           Maximum peak-to-peak input
                           Vref(fs)                      voltage VO(cm)               voltage Vi(p-p)(max)
                                                                                      1.825 V
                           1.15 V                        0.8 V                        1.91 V
                                                                                      1.99 V
                           1.20 V                        0.86 V                       2.08 V
                                                                                      2.16 V
                           1.25 V                        0.94 V

                           1.30 V                        1.01 V

                           1.35 V                        1.09 V

                           The internal reference circuit is enabled by connecting pin FSIN to ground. The
                           common-mode output voltage VO(cm) on pin CMADC will then be 0.95 V, and the
                           maximum peak-to-peak input voltage Vi(p-p)(max) will be 2.0 V; see Figure 7 and Figure 8.

                           The ADC full-scale input selection principle is shown in Figure 9.

ADC0808S125_ADC0808S250_3                      Rev. 03 -- 24 February 2009                     � NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                  8 of 23
NXP Semiconductors                                                                    ADC0808S125/250

                                                                                 Single 8-bit ADC, up to 125 MHz or 250 MHz

                                 1.1                                                                                  001aai270
                           VO(cm)

                             (V)

                                 1.0

                                               0.9

                                               0.8

                                               0.7                       1.1     1.2                  1.3               1.4
                                                    0

                                                                                                           VFSIN (V)

                           Fig 7. ADC common-mode output voltage VO(cm) as a function of VFSIN

                                    2.2                                                                               001aai269
                           Vi(p-p)(max)

                                (V)

                                    2.1

                                               2.0

                                               1.9

                                               1.8

                                               1.0                       1.1     1.2                  1.3               1.4

                                                                                                           VFSIN (V)

                           Fig 8. ADC maximum peak-to-peak input voltage Vi(p-p)(max) as a function of VFSIN

                                           IN                            analog  IN                        analog
                                         INN                                                               input
                           FSIN/REFSEL                                   input
                                   CMADC
                                                                                 INN

                                                       1.15 V to 1.35 V          FSIN/REFSEL

                                                       0.8 V to 1.1 V            CMADC        0.95 V

                                                                                                           001aai273

     a. External reference voltage applied                                       b. Internal reference circuit enabled
Fig 9. ADC full-scale input selection

ADC0808S125_ADC0808S250_3                              Rev. 03 -- 24 February 2009                                    � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                   ADC0808S125/250

                                                                Single 8-bit ADC, up to 125 MHz or 250 MHz

8. Limiting values

                           Table 10. Limiting values
                           In accordance with the Absolute Maximum Rating System (IEC 60134).

                           Symbol Parameter                     Conditions                 Min     Max      Unit

                           VCCA       analog supply voltage                                -0.5    +4.6     V
                           VCCD       digital supply voltage
                           VCCO       output supply voltage                                -0.5    +2.5     V
                           Vi(IN)     input voltage on pin IN
                           Vi(INN)    input voltage on pin INN                             -0.5    +2.5     V
                           Vi(CLK)    input voltage on pin CLK
                           Tstg       storage temperature       referenced to AGND         -0.5    VCCA + 1 V
                           Tamb       ambient temperature
                                                                referenced to AGND         -0.5    VCCA + 1 V

                                                                referenced to DGND         -0.5    VCCD + 0.55 V

                                                                                           -55     +150     �C

                                                                                           -40     +85      �C

                           Tj         junction temperature                                 -       150      �C

9. Thermal characteristics

                           Table 11.  Thermal characteristics
                           Symbol
                           Rth(j-a)   Parameter                                    Conditions         Typ   Unit
                           Rth(j-c)                                                               [1] 36.2  K/W
                                      thermal resistance from junction to ambient                 [1] 14.3  K/W

                                      thermal resistance from junction to case

                           [1] In compliance with JEDEC test board, in free air.

10. Static characteristics

Table 12. Static characteristics

VCCA = 3.0 V to 3.6 V; VCCD = 1.65 V to 1.95 V; VCCO = 1.65 V to 1.95 V; pins AGND1, AGND2 and DGND1 shorted together;
Tamb = -40 �C to +85 �C; Vi(IN) - Vi(INN) = 2.0 V - 0.5 dB; VI(cm) = 0.95 V; VFSIN = 0 V; typical values are measured at
VCCA = 3.3 V, VCCD = VCCO = 1.8 V, Tamb = 25 �C and CL = 10 pF; unless otherwise specified.

Symbol Parameter                      Conditions                                   Min         Typ Max      Unit

Supplies

VCCA      analog supply voltage                                                    3.0         3.3 3.6      V

VCCD      digital supply voltage                                                   1.65        1.80 1.95    V

VCCO      output supply voltage                                                    1.65        1.80 1.95    V

ICCA      analog supply current       fclk = 125 MHz; fi = 1.25 MHz                -           60  -        mA
                                      fclk = 125 MHz; fi = 1.25 MHz
ICCD      digital supply current      fclk = 125 MHz; fi = 1.25 MHz                -           12  -        mA
                                      fclk = 125 MHz; fi = 1.25 MHz
ICCO      output supply current                                                    -           11  -        mA

Ptot      total power dissipation                                                  -           240 -        mW

Clock inputs: pins CLK+ and CLK-

Ri        input resistance                                                        [1] -        10  -        k
                                                                                  [1] -
Ci        input capacitance                                                                    1   -        pF

LVDS clock input; see Figure 3

VI        input voltage range         VI on pin CLK+ or CLK-;                     [2] 825      -   1 575    mV
                                      |Vgpd| < 50 mV

ADC0808S125_ADC0808S250_3                    Rev. 03 -- 24 February 2009                           � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                      ADC0808S125/250

                                                                   Single 8-bit ADC, up to 125 MHz or 250 MHz

Table 12. Static characteristics ...continued

VCCA = 3.0 V to 3.6 V; VCCD = 1.65 V to 1.95 V; VCCO = 1.65 V to 1.95 V; pins AGND1, AGND2 and DGND1 shorted together;
Tamb = -40 �C to +85 �C; Vi(IN) - Vi(INN) = 2.0 V - 0.5 dB; VI(cm) = 0.95 V; VFSIN = 0 V; typical values are measured at
VCCA = 3.3 V, VCCD = VCCO = 1.8 V, Tamb = 25 �C and CL = 10 pF; unless otherwise specified.

Symbol Parameter                            Conditions                   Min       Typ Max     Unit

Vidth   input differential threshold voltage |Vgpd| < 50 mV              [2] -100  -   +100    mV

II      input current                       825 mV < VI < 1575 mV        -         -   50      �A

1.8 V CMOS clock input; see Figure 4

VIL     LOW-level input voltage                                          DGND      -   0.2VCCD V

VIH     HIGH-level input voltage                                         0.8VCCD -     VCCD    V

IIL     LOW-level input current             VIL = 0.2VCCD                -         -   50      �A
                                            VIH = 0.8VCCD
IIH     HIGH-level input current                                         -         -   50      �A

Analog inputs: pins IN and INN

Ri      input resistance                                                 [1] -     1.0 -       M
Ci      input capacitance                                                [1] -
VI(cm)  common-mode input voltage                                                  1.0 -       pF
                                                                             0.7
                                            Vi(IN) = Vi(INN);                      0.95 1.0    V
                                            output code = 127

Digital input pins: OTC, CE_N, DEL0, DEL1, CLKSEL and CCSSEL

VIL     LOW-level input voltage                                          DGND      -   0.2VCCD V

VIH     HIGH-level input voltage                                         0.8VCCD -     VCCD    V

IIL     LOW-level input current             VIL = 0.3VCCD                -         -   50      �A

IIH     HIGH-level input current            VIH = 0.7VCCD                -         -   50      �A

Voltage controlled regulator output: pin CMADC

VO(cm) common-mode output voltage                                        0.85      0.95 1.1    V
Reference voltage input: pin FSIN[3]

VFSIN   voltage on pin FSIN                 internal reference           -         0   0.6     V
                                            external reference
                                                                         1.15      1.25 1.35   V

Ii(FSIN) input current on pin FSIN                                       -         12  -       �A

Vi(p-p)(max) maximum peak-to-peak input     internal reference           1.92      2   2.03    V
               voltage                      external reference

                                            VFSIN = 1.15 V               1.80      1.825 1.85  V
                                            VFSIN = 1.25 V
                                            VFSIN = 1.35 V               1.98      1.99 2.03   V

                                                                         2.11      2.16 2.18   V

Digital outputs: pins D0 to D7, CCS and IR

VOL     LOW-level output voltage                                         OGND -        0.2     V
                                                                         VCCO - 0.2 -
VOH     HIGH-level output voltage                                                      VCCO    V

[1] Guaranteed by design.
[2] |Vgpd| is the voltage of ground potential difference across or between boards.
[3] The ADC input range can be adjusted with an external reference voltage applied to pin FSIN. This voltage must be referenced to AGND.

ADC0808S125_ADC0808S250_3                   Rev. 03 -- 24 February 2009                � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                        ADC0808S125/250

                                                                     Single 8-bit ADC, up to 125 MHz or 250 MHz

11. Dynamic characteristics

Table 13. Dynamic characteristics

VCCA = 3.0 V to 3.6 V; VCCD = 1.65 V to 1.95 V; VCCO = 1.65 V to 1.95 V; pins AGND1, AGND2 and DGND1 shorted together;
Tamb = -40 �C to +85 �C; Vi(IN) - Vi(INN) = 2.0 V - 0.5 dB; VI(cm) = 0.95 V; VFSIN = 0 V; typical values are measured at
VCCA = 3.3 V, VCCD = VCCO = 1.8 V, Tamb = 25 �C and CL = 10 pF; unless otherwise specified.

Symbol Parameter                            Conditions                        Min Typ Max Unit

Clock timing input: pins CLK+ and CLK-

fclk(min)  minimum clock frequency                                            -      -   1    MHz

fclk(max) maximum clock frequency                                             250 -      -    MHz

tw(clk)    clock pulse width                fclk = 125 MHz                    1.8 -      -    ns

Timing output: pins D0 to D7 and IR[1]; see Figure 5

td(s)      sampling delay time              1.8 V CMOS clock                  -      1.3 -    ns
                                            LVDS clock
                                                                              -      1.65 -   ns

th(o)      output hold time                 1.8 V CMOS clock                  3.3 4.4 -       ns
                                            LVDS clock
                                                                              4.2 4.8 -       ns

td(o)      output delay time                1.8 V CMOS clock                  -      5.4 6.9 ns
                                            LVDS clock
                                                                              -      5.8 7.3 ns

Timing complete conversion signal: pin CCS; see Figure 6

fCCS(max)  maximum CCS frequency                                              125 -      -    MHz
td(CCS)    CCS delay time                                                                     ns
                                            DEL0 = HIGH; DEL1 = LOW           -      0.3 -    ns
                                            DEL0 = LOW; DEL1 = HIGH
                                                                              -      0.8 -

                                            DEL0 = HIGH; DEL1 = HIGH          -      1.9 -    ns

3-state output delay time: pins CCS, IR and D7 to D0

tdZH       float to active HIGH delay time                                    -      2.1 -    ns

tdZL       float to active LOW delay time                                     -      2.2 -    ns

tdHZ       active HIGH to float delay time                                    -      3.3 -    ns

tdLZ       active LOW to float delay time                                     -      2.9 -    ns

Analog signal processing (50 % clock duty factor); see Section 12

INL        integral non-linearity           fclk = 20 MHz; fi = 21.4 MHz      -      �0.82 -  LSB
DNL        differential non-linearity
                                            fclk = 20 MHz; fi = 21.4 MHz; no  -      �0.4 -   LSB

                                            missing code guaranteed

EO         offset error                     VCCA = 3.3 V; VCCD = 1.8 V;       -      2.5 -    mV
                                                                                     1.85 -   %
                                            Tamb = 25 �C; output code = 127          560 -    MHz

EG         gain error                       spread from device to device;     -

                                            VCCA = 3.3 V; VCCD = 1.8 V;
                                            Tamb = 25 �C

B          bandwidth                        fclk = 125 MHz; -3 dB; full-scale [2] -
                                            input

THD        total harmonic distortion        fclk = 125 MHz; fi = 78 MHz       [3] -  -53 -    dB

                                            fclk = 250 MHz; fi = 125 MHz      -      -53 -    dB

Nth(RMS)   RMS thermal noise                shorted input; fclk = 125 MHz     -      0.5 -    LSB
S/N        signal-to-noise ratio
                                            fclk = 125 MHz; fi = 78 MHz       [4] -  48  -    dBc

                                            fclk = 250 MHz; fi = 125 MHz      -      47  -    dBc

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                                                                                                      Single 8-bit ADC, up to 125 MHz or 250 MHz

Table 13. Dynamic characteristics ...continued

VCCA = 3.0 V to 3.6 V; VCCD = 1.65 V to 1.95 V; VCCO = 1.65 V to 1.95 V; pins AGND1, AGND2 and DGND1 shorted together;
Tamb = -40 �C to +85 �C; Vi(IN) - Vi(INN) = 2.0 V - 0.5 dB; VI(cm) = 0.95 V; VFSIN = 0 V; typical values are measured at
VCCA = 3.3 V, VCCD = VCCO = 1.8 V, Tamb = 25 �C and CL = 10 pF; unless otherwise specified.

Symbol Parameter                   Conditions                                                         Min Typ Max Unit

SFDR  spurious free dynamic range fclk = 125 MHz; fi = 78 MHz                                         -      55  -  dBc

                                   fclk = 250 MHz; fi = 125 MHz                                       -      55  -  dBc

IMD2  second-order intermodulation f1 = 124 MHz; f2 = 126 MHz;                                        [5] -  -55 -  dB

      distortion                   fclk = 250 MHz

IMD3  third-order intermodulation  f1 = 124 MHz; f2 = 126 MHz;                                        [5] -  -60 -  dB

      distortion                   fclk = 250 MHz

[1] Output data acquisition: the output data is available after the maximum delay of td(o).
[2] The -3 dB analog bandwidth is determined by the 3 dB reduction in the reconstructed output, the input being a full-scale sine wave.

[3] The total harmonic distortion is obtained with the addition of the first five harmonics.

[4] The signal-to-noise ratio takes into account all harmonics above five and noise up to Nyquist frequency.

[5] Intermodulation measured relative to either tone with analog input frequencies f1 and f2. The two input signals have the same amplitude
      and the total amplitude of both signals provides full-scale to the converter (-6 dB below full-scale for each input signal). IMD3 is the ratio
      of the RMS value of either input tone to the RMS value of the worst case third-order intermodulation product.

12. Definitions

      12.1 Static parameters

      12.1.1 Integral non-linearity

                  Integral non-linearity (INL) is defined as the deviation of the transfer function from a
                  best-fit straight line (linear regression computation). The INL of the code is obtained from
                  the equation:

                           INL(i) = V-----i-n---(--i---)---�-----V----i-n---(--i---d---e---a---l--)-                     (1)
                                   S

                           where: S corresponds to the slope of the ideal straight line (code width), i corresponds to
                           the code value, Vin is the input voltage.

      12.1.2 Differential non-linearity
                  Differential non-linearity (DNL) is the deviation in code width from the value of 1 LSB.

                           DNL(i) = -V----i-n---(--i----+----1---S-)---�-----V----i--n--(---i--)                         (2)

                           where: Vin is the input voltage; i is a code value from 0 to (2n - 2).

      12.2 Dynamic parameters

                Figure 10 shows the spectrum of a single tone full-scale input sine wave of frequency ft,
                conforming to coherent sampling and which is digitized by the ADC under test. Coherent
                sampling: (ft / fs = M / N, where M = number of cycles and N = number of samples,
                M and N values being relatively prime).

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                                                                                    a1                         Single 8-bit ADC, up to 125 MHz or 250 MHz

                                    magnitude

                                                                                                                      SFDR

                                                                                                                   s

                                                                                                       a2      a3

                                                                                                                            ak

                                                                                                                                                             frequency
                                                                                                                                                                                       001aag627

                                          a = harmonic.
                                          s = single tone.
                             Fig 10. Single tone spectrum of full-scale input sine wave of frequency ft

                           Remark: Pnoise in the equations in the following sections, is the sum of noise sources
                           which include random noise, non-linearities, sampling time errors, and quantization noise.

12.2.1 Signal-to-Noise And Distortion (SINAD)

            SINAD is the ratio of the output signal power to the noise plus distortion power for a given
            sample rate and input frequency, excluding the DC component:

                           SINAD[dB] = 10log10P----n---o---i-s-P-e---s+--i--gd---ni-s-a-t--lo---r--t-i--o---n                   (3)

12.2.2 Effective Number Of Bits (ENOB)

            ENOB is derived from SINAD and gives the theoretical resolution required by an ideal
            ADC to obtain the same SINAD measured on the real ADC. A good approximation gives:

                           ENOB = S----I--N-----A--6--D-.-0---2�-----1---.--7---6-                                              (4)

12.2.3 Total Harmonic Distortion (THD)

            THD is the ratio of the power of the harmonics to the power of the fundamental. For k - 1
            harmonics the THD is:

                           THD[dB]  =          10log       P----h-P--a--s-r-i-m-g--no---an--l-i-c---s                           (5)
                                                      10

                           where:

ADC0808S125_ADC0808S250_3                             Rev. 03 -- 24 February 2009                                               � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                                                         ADC0808S125/250

                                                                                                      Single 8-bit ADC, up to 125 MHz or 250 MHz

                           Pharmonics = a22 + a32 + ... + ak2                                                                                (6)

                           Psignal = a12                                                                                                     (7)

                           The value of k is usually 6 (THD is calculated based on the first 5 harmonics).

12.2.4 Signal-to-Noise ratio (S/N)

            S/N is the ratio of the output signal power to the noise power, excluding the harmonics and
            the DC component:

                           S/N  =  10  l  o  g10    P-P---s-n--i-og---in-s-a-e--l                                                            (8)
                                                  

12.2.5 Spurious Free Dynamic Range (SFDR)

            The SFDR value specifies the available signal range as the spectral distance between the
            amplitude of the fundamental (a1) and the amplitude of the largest spurious harmonic and
            non-harmonic (max (s)), excluding the DC component:

                           SFDR[dB] = 20log10m-----a--a--x-1--(--s---)                                                                       (9)

12.2.6 InterModulation Distortion (IMD)

                                       magnitude           f2 f1

                                                                                   2f1 - f2           f1 + 2f2
                                                                                                                  2f1 + f2
                                                           2f2 - f1                          f1 + f2

                                                  f1 - f2                                    2f2 2f1  3f2 3f1

                                                                                                                            frequency
                                                                                                                                  001aag628

                           Fig 11. Spectrum of dual tone input sine wave of frequencies f1 and f2

                           The second-order and third-order intermodulation distortion products IMD2 and IMD3 are
                           defined using a dual tone input sinusoid, where f1 and f2 are chosen according to the
                           coherence criterion.

                           IMD is the ratio of the RMS value of either tone to the RMS value of the worst, second or
                           third-order intermodulation products.

ADC0808S125_ADC0808S250_3                                  Rev. 03 -- 24 February 2009                                      � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors              ADC0808S125/250

                           Single 8-bit ADC, up to 125 MHz or 250 MHz

                           The total intermodulation distortion is given by:                                                (10)
                           IMD[dB] = 10log10P----Pi--n-s--t-ie-g--r-n-m-a--o-l--d-                                          (11)
                           where:                                                                                           (12)
                           Pintermod = a2im( f 1 � f 2) � a2im( f 1 + f 2) + a2im( f 1 � 2 f 2) + ai2m( f 1 + 2 f 2) + ...

                                                   ... + ai2m(2 f 1 � f 2) + ai2m(2 f 1 + f 2)
                           where ai2m( f n) is the power in the intermodulation component at fn.
                           Psignal = a2f 1 + a2f 2

ADC0808S125_ADC0808S250_3  Rev. 03 -- 24 February 2009                                                                      � NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                                                             16 of 23
NXP Semiconductors                                                                                      ADC0808S125/250

13. Package outline                                                                                Single 8-bit ADC, up to 125 MHz or 250 MHz

HTQFP48: plastic thermal enhanced thin quad flat package; 48 leads;                                                                    SOT545-2
body 7 x 7 x 1 mm; exposed die pad

             y             exposed die pad side                                         c
                                                                             X

                                              Dh                 25                        A
                   36
             37                                                      24 Z E

    Eh                                                                        e                         A A2 A1                              (A 3)
                                                                                        E HE
                                                                                                                                                      
                                                                              wM                                                   Lp
                                                                                                                                  L
                                                                             bp

             48                  pin 1 index                             13                                          detail X
                     1                                           12
                                                     wM          ZD               vM A
                      e                  bp

                                                D                    B
                                              HD                                    vM B

                                                                 0                2.5              5 mm

                                                                             scale

DIMENSIONS (mm are the original dimensions)

            A                                     c D(1) Dh E(1) Eh                    e      HD HE      L Lp     v    w       y ZD(1) ZE(1)
UNIT max. A1 A2 A3 bp

mm      1.2     0.15       1.05  0.25  0.27       0.20   7.1  4.6    7.1     4.6  0.5         9.1  9.1   1  0.75  0.2  0.08 0.08  0.9  0.9  7�
                0.05       0.95        0.17       0.09   6.9  4.4    6.9     4.4              8.9  8.9      0.45                  0.6  0.6  0�

Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

    OUTLINE                                                   REFERENCES                                           EUROPEAN       ISSUE DATE
                                                                                                                  PROJECTION
VERSION                          IEC                     JEDEC               JEITA                                                  03-04-07
                                                                                                                                    04-01-29
    SOT545-2                                             MS-026

Fig 12. Package outline SOT545-2 (HTQFP48)

ADC0808S125_ADC0808S250_3                                        Rev. 03 -- 24 February 2009                                      � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors              ADC0808S125/250

                           Single 8-bit ADC, up to 125 MHz or 250 MHz

14. Soldering of SMD packages

                              This text provides a very brief insight into a complex technology. A more in-depth account
                             of soldering ICs can be found in Application Note AN10365 "Surface mount reflow
                             soldering description".

                14.1 Introduction to soldering

                              Soldering is one of the most common methods through which packages are attached to
                              Printed Circuit Boards (PCBs), to form electrical circuits. The soldered joint provides both
                              the mechanical and the electrical connection. There is no single soldering method that is
                              ideal for all IC packages. Wave soldering is often preferred when through-hole and
                              Surface Mount Devices (SMDs) are mixed on one printed wiring board; however, it is not
                              suitable for fine pitch SMDs. Reflow soldering is ideal for the small pitches and high
                              densities that come with increased miniaturization.

                14.2 Wave and reflow soldering

                              Wave soldering is a joining technology in which the joints are made by solder coming from
                              a standing wave of liquid solder. The wave soldering process is suitable for the following:

                          � Through-hole components
                          � Leaded or leadless SMDs, which are glued to the surface of the printed circuit board

                              Not all SMDs can be wave soldered. Packages with solder balls, and some leadless
                              packages which have solder lands underneath the body, cannot be wave soldered. Also,
                              leaded SMDs with leads having a pitch smaller than ~0.6 mm cannot be wave soldered,
                              due to an increased probability of bridging.

                              The reflow soldering process involves applying solder paste to a board, followed by
                              component placement and exposure to a temperature profile. Leaded packages,
                              packages with solder balls, and leadless packages are all reflow solderable.

                              Key characteristics in both wave and reflow soldering are:

                          � Board specifications, including the board finish, solder masks and vias
                          � Package footprints, including solder thieves and orientation
                          � The moisture sensitivity level of the packages
                          � Package placement
                          � Inspection and repair
                          � Lead-free soldering versus SnPb soldering

                14.3 Wave soldering

                              Key characteristics in wave soldering are:

                          � Process issues, such as application of adhesive and flux, clinching of leads, board

                                   transport, the solder wave parameters, and the time during which components are
                                   exposed to the wave

                          � Solder bath specifications, including temperature and impurities

ADC0808S125_ADC0808S250_3  Rev. 03 -- 24 February 2009  � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                           ADC0808S125/250

                                                        Single 8-bit ADC, up to 125 MHz or 250 MHz

14.4 Reflow soldering

          Key characteristics in reflow soldering are:

                           � Lead-free versus SnPb soldering; note that a lead-free reflow process usually leads to

                              higher minimum peak temperatures (see Figure 13) than a SnPb process, thus
                              reducing the process window

                           � Solder paste printing issues including smearing, release, and adjusting the process

                              window for a mix of large and small components on one board

                           � Reflow temperature profile; this profile includes preheat, reflow (in which the board is

                              heated to the peak temperature) and cooling down. It is imperative that the peak
                              temperature is high enough for the solder to make reliable solder joints (a solder paste
                              characteristic). In addition, the peak temperature must be low enough that the
                              packages and/or boards are not damaged. The peak temperature of the package
                              depends on package thickness and volume and is classified in accordance with
                              Table 14 and 15

                           Table 14. SnPb eutectic process (from J-STD-020C)

                           Package thickness (mm) Package reflow temperature (�C)

                                       Volume (mm3)

                                       < 350                                        350

                           < 2.5       235                                         220

                            2.5        220                                         220

                           Table 15. Lead-free process (from J-STD-020C)

                           Package thickness (mm) Package reflow temperature (�C)

                                       Volume (mm3)

                                       < 350                              350 to 2000    > 2000
                                                                                         260
                           < 1.6       260                                260            245
                                                                                         245
                           1.6 to 2.5  260                                250

                           > 2.5       250                                245

                           Moisture sensitivity precautions, as indicated on the packing, must be respected at all
                           times.

                           Studies have shown that small packages reach higher temperatures during reflow
                           soldering, see Figure 13.

ADC0808S125_ADC0808S250_3              Rev. 03 -- 24 February 2009                       � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                           ADC0808S125/250

                                        Single 8-bit ADC, up to 125 MHz or 250 MHz

                           temperature  maximum peak temperature
                                          = MSL limit, damage level

                                                minimum peak temperature
                                        = minimum soldering temperature

                                                                                                                                                       peak
                                                                                                                                                   temperature

                                                                                                                                                                               time
                                                                                                                                                                                           001aac844
                                          MSL: Moisture Sensitivity Level

                             Fig 13. Temperature profiles for large and small components

                           For further information on temperature profiles, refer to Application Note AN10365
                           "Surface mount reflow soldering description".

ADC0808S125_ADC0808S250_3               Rev. 03 -- 24 February 2009       � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                    ADC0808S125/250

                                                 Single 8-bit ADC, up to 125 MHz or 250 MHz

15. Revision history

Table 16. Revision history  Release date  Data sheet status     Change notice  Supersedes
Document ID                 20090224      Product data sheet    -
ADC0808S125_ADC0808S250_3                                                      ADC0808S125_
                                                                               ADC0808S250_2
Modifications:
ADC0808S125_ADC0808S250_2   � Table 13 updated.
TDA9917_1
                            20081007      Product data sheet    -              TDA9917_1

                            20060609      Objective data sheet  -              -

ADC0808S125_ADC0808S250_3   Rev. 03 -- 24 February 2009                        � NXP B.V. 2009. All rights reserved.

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NXP Semiconductors                                                                    ADC0808S125/250

                                                                                 Single 8-bit ADC, up to 125 MHz or 250 MHz

16. Legal information

16.1 Data sheet status

Document status[1][2]       Product status[3]  Definition
                                               This document contains data from the objective specification for product development.
Objective [short] data sheet Development       This document contains data from the preliminary specification.
                                               This document contains the product specification.
Preliminary [short] data sheet Qualification

Product [short] data sheet  Production

[1] Please consult the most recently issued document before initiating or completing a design.

[2] The term `short data sheet' is explained in section "Definitions".

[3] The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status
        information is available on the Internet at URL http://www.nxp.com.

16.2 Definitions                                                                 malfunction of an NXP Semiconductors product can reasonably be expected
                                                                                 to result in personal injury, death or severe property or environmental
Draft -- The document is a draft version only. The content is still under        damage. NXP Semiconductors accepts no liability for inclusion and/or use of
internal review and subject to formal approval, which may result in              NXP Semiconductors products in such equipment or applications and
modifications or additions. NXP Semiconductors does not give any                 therefore such inclusion and/or use is at the customer's own risk.
representations or warranties as to the accuracy or completeness of
information included herein and shall have no liability for the consequences of  Applications -- Applications that are described herein for any of these
use of such information.                                                         products are for illustrative purposes only. NXP Semiconductors makes no
                                                                                 representation or warranty that such applications will be suitable for the
Short data sheet -- A short data sheet is an extract from a full data sheet      specified use without further testing or modification.
with the same product type number(s) and title. A short data sheet is intended
for quick reference only and should not be relied upon to contain detailed and   Limiting values -- Stress above one or more limiting values (as defined in
full information. For detailed and full information see the relevant full data   the Absolute Maximum Ratings System of IEC 60134) may cause permanent
sheet, which is available on request via the local NXP Semiconductors sales      damage to the device. Limiting values are stress ratings only and operation of
office. In case of any inconsistency or conflict with the short data sheet, the  the device at these or any other conditions above those given in the
full data sheet shall prevail.                                                   Characteristics sections of this document is not implied. Exposure to limiting
                                                                                 values for extended periods may affect device reliability.
16.3 Disclaimers
                                                                                 Terms and conditions of sale -- NXP Semiconductors products are sold
General -- Information in this document is believed to be accurate and           subject to the general terms and conditions of commercial sale, as published
reliable. However, NXP Semiconductors does not give any representations or       at http://www.nxp.com/profile/terms, including those pertaining to warranty,
warranties, expressed or implied, as to the accuracy or completeness of such     intellectual property rights infringement and limitation of liability, unless
information and shall have no liability for the consequences of use of such      explicitly otherwise agreed to in writing by NXP Semiconductors. In case of
information.                                                                     any inconsistency or conflict between information in this document and such
                                                                                 terms and conditions, the latter will prevail.
Right to make changes -- NXP Semiconductors reserves the right to make
changes to information published in this document, including without             No offer to sell or license -- Nothing in this document may be interpreted
limitation specifications and product descriptions, at any time and without      or construed as an offer to sell products that is open for acceptance or the
notice. This document supersedes and replaces all information supplied prior     grant, conveyance or implication of any license under any copyrights, patents
to the publication hereof.                                                       or other industrial or intellectual property rights.

Suitability for use -- NXP Semiconductors products are not designed,             16.4 Trademarks
authorized or warranted to be suitable for use in medical, military, aircraft,
space or life support equipment, nor in applications where failure or            Notice: All referenced brands, product names, service names and trademarks
                                                                                 are the property of their respective owners.

17. Contact information

For more information, please visit: http://www.nxp.com
For sales office addresses, please send an email to: salesaddresses@nxp.com

ADC0808S125_ADC0808S250_3                      Rev. 03 -- 24 February 2009       � NXP B.V. 2009. All rights reserved.

Product data sheet                                                                                  22 of 23
NXP Semiconductors                                                                      ADC0808S125/250

                                                                                   Single 8-bit ADC, up to 125 MHz or 250 MHz

18. Contents

1       General description . . . . . . . . . . . . . . . . . . . . . . 1

2       Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

3       Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

4       Ordering information . . . . . . . . . . . . . . . . . . . . . 2

5       Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 2

6       Pinning information . . . . . . . . . . . . . . . . . . . . . . 3
6.1       Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
6.2       Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 3

7       Functional description . . . . . . . . . . . . . . . . . . . 5
7.1       CMOS/LVDS clock input . . . . . . . . . . . . . . . . . . 5
7.2       Digital output coding . . . . . . . . . . . . . . . . . . . . . 6
7.3       Timing output . . . . . . . . . . . . . . . . . . . . . . . . . . 7
7.4       Timing complete conversion signal. . . . . . . . . . 7
7.5       Full-scale input selection . . . . . . . . . . . . . . . . . 8

8       Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . 10

9       Thermal characteristics. . . . . . . . . . . . . . . . . . 10

10      Static characteristics. . . . . . . . . . . . . . . . . . . . 10

11      Dynamic characteristics . . . . . . . . . . . . . . . . . 12

12      Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
12.1      Static parameters . . . . . . . . . . . . . . . . . . . . . . 13
12.1.1    Integral non-linearity . . . . . . . . . . . . . . . . . . . . 13
12.1.2    Differential non-linearity . . . . . . . . . . . . . . . . . 13
12.2      Dynamic parameters. . . . . . . . . . . . . . . . . . . . 13
12.2.1    Signal-to-Noise And Distortion (SINAD) . . . . . 14
12.2.2    Effective Number Of Bits (ENOB) . . . . . . . . . . 14
12.2.3    Total Harmonic Distortion (THD). . . . . . . . . . . 14
12.2.4    Signal-to-Noise ratio (S/N) . . . . . . . . . . . . . . . 15
12.2.5    Spurious Free Dynamic Range (SFDR) . . . . . 15
12.2.6    InterModulation Distortion (IMD). . . . . . . . . . . 15

13      Package outline . . . . . . . . . . . . . . . . . . . . . . . . 17

14      Soldering of SMD packages . . . . . . . . . . . . . . 18
14.1      Introduction to soldering . . . . . . . . . . . . . . . . . 18
14.2      Wave and reflow soldering . . . . . . . . . . . . . . . 18
14.3      Wave soldering . . . . . . . . . . . . . . . . . . . . . . . . 18
14.4      Reflow soldering . . . . . . . . . . . . . . . . . . . . . . . 19

15      Revision history . . . . . . . . . . . . . . . . . . . . . . . . 21

16      Legal information. . . . . . . . . . . . . . . . . . . . . . . 22
16.1      Data sheet status . . . . . . . . . . . . . . . . . . . . . . 22
16.2      Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
16.3      Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
16.4      Trademarks . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

17      Contact information. . . . . . . . . . . . . . . . . . . . . 22

18      Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                                                                                   Please be aware that important notices concerning this document and the product(s)
                                                                                   described herein, have been included in section `Legal information'.

                                                                                   � NXP B.V. 2009.  All rights reserved.

                                                                                   For more information, please visit: http://www.nxp.com
                                                                                   For sales office addresses, please send an email to: salesaddresses@nxp.com

                                                                                                                                                           Date of release: 24 February 2009
                                                                                                                               Document identifier: ADC0808S125_ADC0808S250_3

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