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MC68HLC908QT4

器件型号:MC68HLC908QT4
厂商名称:Motorola ( NXP )
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Microcontrollers

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MC68HLC908QT4器件文档内容

                                 Freescale Semiconductor, Inc.

Freescale Semiconductor, Inc...     M68HC08                             MC68HLC908QY4
                                                                        MC68HLC908QT4
                                 Microcontrollers                       MC68HLC908QY2
                                                                        MC68HLC908QT2
                                                                        MC68HLC908QY1
                                                                        MC68HLC908QT1

                                                                        Data Sheet

                                                                        MC68HLC908QY4/D
                                                                        Rev. 2
                                                                        1/2004

                                 MOTOROLA.COM/SEMICONDUCTORS

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                                           MC68HLC908QY4
                                           MC68HLC908QT4
                                           MC68HLC908QY2
                                           MC68HLC908QT2
                                           MC68HLC908QY1
                                           MC68HLC908QT1

                                           Data Sheet

                                           To provide the most up-to-date information, the revision of our documents on the
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                                 Motorola and the Stylized M Logo are registered trademarks of Motorola, Inc.  � Motorola, Inc., 2004
                                 DigitalDNA is a trademark of Motorola, Inc.
                                 This product incorporates SuperFlash� technology licensed from SST.                         Data Sheet
                                                                                                                                           3
                                 MC68HLC908QY/QT Family -- Rev. 2

                                 MOTOROLA

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                                 Revision History

                                                                        Revision History

                                   Date      Revision                                   Description                                     Page
                                 August,       Level                                                                                 Number(s)

                                   2003      N/A       Initial release                                                               N/A

                                 October,              Figure 2-2. Control, Status, and Data Registers Deleted unimplemented
                                   2003
                                                       areas from $FFB0�$FFBD and $FFC2�$FFCF as they are actually available.        26
                                 January,
                                   2004                Also corrected $FFBF designation from unimplemented to reserved.

                                                       Figure 6-1. COP Block Diagram -- Reworked for clarity                         57

                                                       6.3.2 STOP Instruction -- Added subsection for STOP instruction               58

Freescale Semiconductor, Inc...              1.0       13.4.2 Active Resets from Internal Sources -- Reworked notes for clarity.     115

                                                       15.3 Monitor Module (MON) -- Clarified seventh bullet.                        154

                                                       16.5 DC Electrical Characteristics -- Corrected notes 4 and 5.                169

                                                       16.6 Control Timing -- Updated values for RST input pulse width low and IRQ   170
                                                       interrupt pulse width low

                                                       Figure 2-2. Control, Status, and Data Registers -- Corrected reset state for

                                                       the FLASH Block Protect Register at address location $FFBE and the Internal   30

                                             2.0       Oscillator Trim Value at $FFC0.

                                                       Figure 2-5. FLASH Block Protect Register (FLBPR) -- Restated reset state      37
                                                       for clarity.

                                 Data Sheet                                                                    MC68HLC908QY/QT Family -- Rev. 2
                                 4
                                                                             Revision History                                        MOTOROLA

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                                           Freescale Semiconductor, Inc.

                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                                    List of Sections

Freescale Semiconductor, Inc...            Section 1. General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
                                           Section 2. Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
                                           Section 3. Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . 39
                                           Section 4. Auto Wakeup Module (AWU) . . . . . . . . . . . . . . . . . . . . . . . . 47
                                           Section 5. Configuration Register (CONFIG) . . . . . . . . . . . . . . . . . . . . 53
                                           Section 6. Computer Operating Properly (COP) . . . . . . . . . . . . . . . . . 57
                                           Section 7. Central Processor Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . 61
                                           Section 8. External Interrupt (IRQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                           Section 9. Keyboard Interrupt Module (KBI) . . . . . . . . . . . . . . . . . . . . 81
                                           Section 10. Low-Voltage Inhibit (LVI) . . . . . . . . . . . . . . . . . . . . . . . . . . 89
                                           Section 11. Oscillator Module (OSC). . . . . . . . . . . . . . . . . . . . . . . . . . . 93
                                           Section 12. Input/Output Ports (PORTS) . . . . . . . . . . . . . . . . . . . . . . 103
                                           Section 13. System Integration Module (SIM) . . . . . . . . . . . . . . . . . . 111
                                           Section 14. Timer Interface Module (TIM) . . . . . . . . . . . . . . . . . . . . . . 129
                                           Section 15. Development Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
                                           Section 16. Electrical Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . 167
                                           Section 17. Ordering Information and Mechanical

                                                            Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179

                                 MC68HLC908QY/QT Family -- Rev. 2                   Data Sheet
                                                                                                 5
                                 MOTOROLA                         List of Sections

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                                 6
                                                                          List of Sections  MOTOROLA

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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                                          Table of Contents

Freescale Semiconductor, Inc...                                        Section 1. General Description

                                           1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
                                           1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
                                           1.3 MCU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                                           1.4 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                                           1.5 Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                                           1.6 Pin Function Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

                                           2.1                               Section 2. Memory

                                           2.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                                           2.3    Unimplemented Memory Locations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                                           2.4    Reserved Memory Locations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                                           2.5    Input/Output (I/O) Section. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

                                           2.6    Random-Access Memory (RAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                                           2.6.1
                                           2.6.2  FLASH Memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                                           2.6.3      FLASH Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                                           2.6.4      FLASH Page Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                                           2.6.5      FLASH Mass Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                           2.6.6      FLASH Program Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
                                           2.6.7      FLASH Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
                                           2.6.8      FLASH Block Protect Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
                                                      Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
                                                      Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

                                           3.1            Section 3. Analog-to-Digital Converter (ADC)

                                           3.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

                                           3.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
                                           3.3.1
                                           3.3.2  Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
                                           3.3.3      ADC Port I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
                                           3.3.4      Voltage Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
                                           3.3.5      Conversion Time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
                                                      Continuous Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
                                           3.4        Accuracy and Precision . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

                                           3.5    Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
                                           3.5.1
                                           3.5.2  Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
                                                      Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
                                                      Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

                                 MC68HLC908QY/QT Family -- Rev. 2                         Data Sheet
                                                                                                       7
                                 MOTOROLA                              Table of Contents

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                                 Table of Contents

                                             3.6    Input/Output Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

                                             3.7    Input/Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
                                             3.7.1      ADC Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
                                             3.7.2      ADC Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
                                             3.7.3      ADC Input Clock Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Freescale Semiconductor, Inc...              4.1                Section 4. Auto Wakeup Module (AWU)
                                             4.2
                                             4.3    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
                                             4.4    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
                                             4.5    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
                                             4.6    Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
                                             4.6.1  Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
                                             4.6.2  Input/Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
                                             4.6.3
                                                        Port A I/O Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
                                                        Keyboard Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . 50
                                                        Keyboard Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . 51

                                                               Section 5. Configuration Register (CONFIG)

                                             5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
                                             5.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

                                             6.1           Section 6. Computer Operating Properly (COP)

                                             6.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

                                             6.3    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
                                             6.3.1
                                             6.3.2  I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                                             6.3.3      BUSCLKX4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                                             6.3.4      STOP Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                                             6.3.5      COPCTL Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                                             6.3.6      Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                                             6.3.7      Internal Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                                                        COPD (COP Disable) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
                                             6.4        COPRS (COP Rate Select) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

                                             6.5    COP Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

                                             6.6    Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

                                             6.7    Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
                                             6.7.1
                                             6.7.2  Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
                                                        Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
                                             6.8        Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

                                                    COP Module During Break Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

                                 Data Sheet         MC68HLC908QY/QT Family -- Rev. 2
                                 8
                                                                         Table of Contents    MOTOROLA

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                                                                                          Table of Contents

Freescale Semiconductor, Inc...            7.1                Section 7. Central Processor Unit (CPU)

                                           7.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
                                                  Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
                                           7.3    CPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
                                           7.3.1
                                           7.3.2      Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
                                           7.3.3      Index Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
                                           7.3.4      Stack Pointer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
                                           7.3.5      Program Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
                                                      Condition Code Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
                                           7.4    Arithmetic/Logic Unit (ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
                                                  Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
                                           7.5        Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
                                           7.5.1      Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
                                           7.5.2  CPU During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
                                                  Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
                                           7.6    Opcode Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

                                           7.7

                                           7.8

                                                                    Section 8. External Interrupt (IRQ)

                                           8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                           8.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                           8.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                           8.4 IRQ Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
                                           8.5 IRQ Module During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
                                           8.6 IRQ Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

                                           9.1             Section 9. Keyboard Interrupt Module (KBI)
                                           9.2
                                           9.3    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
                                           9.3.1  Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
                                           9.3.2  Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
                                           9.4
                                           9.5        Keyboard Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
                                           9.6        Keyboard Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
                                           9.7    Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
                                           9.7.1  Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
                                           9.7.2  Keyboard Module During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . 85
                                                  Input/Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
                                                      Keyboard Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . 86
                                                      Keyboard Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . 87

                                 MC68HLC908QY/QT Family -- Rev. 2                         Data Sheet
                                                                                                       9
                                 MOTOROLA                              Table of Contents

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                                 Table of Contents

Freescale Semiconductor, Inc...                                     Section 10. Low-Voltage Inhibit (LVI)

                                             10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

                                             10.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

                                             10.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
                                             10.3.1 Polled LVI Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
                                             10.3.2 Forced Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
                                             10.3.3 Voltage Hysteresis Protection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
                                             10.3.4 LVI Trip Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

                                             10.4 LVI Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

                                             10.5 LVI Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

                                             10.6 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
                                             10.6.1 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
                                             10.6.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

                                                       Section 11. Oscillator Module (OSC)

                                             11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

                                             11.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

                                             11.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

                                             11.3.1 Internal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

                                             11.3.1.1  Internal Oscillator Trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
                                             11.3.1.2  Internal to External Clock Switching . . . . . . . . . . . . . . . . . . . . . . . 95

                                             11.3.2 External Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

                                             11.3.3    XTAL Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
                                             11.3.4    RC Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

                                             11.4 Oscillator Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
                                             11.4.1 Crystal Amplifier Input Pin (OSC1) . . . . . . . . . . . . . . . . . . . . . . . . . . 97

                                             11.4.2 Crystal Amplifier Output Pin (OSC2/PTA4/BUSCLKX4). . . . . . . . . . 98

                                             11.4.3    Oscillator Enable Signal (SIMOSCEN) . . . . . . . . . . . . . . . . . . . . . . . 98
                                             11.4.4    XTAL Oscillator Clock (XTALCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . 98

                                             11.4.5 RC Oscillator Clock (RCCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

                                             11.4.6    Internal Oscillator Clock (INTCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . 99
                                             11.4.7    Oscillator Out 2 (BUSCLKX4). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.4.8 Oscillator Out (BUSCLKX2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.5.1 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.5.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.6 Oscillator During Break Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.7 CONFIG2 Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                                             11.8 Input/Output (I/O) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
                                             11.8.1 Oscillator Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
                                             11.8.2 Oscillator Trim Register (OSCTRIM) . . . . . . . . . . . . . . . . . . . . . . . 101

                                 Data Sheet            MC68HLC908QY/QT Family -- Rev. 2
                                 10
                                                                            Table of Contents  MOTOROLA

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                                                                Section 12. Input/Output Ports (PORTS)

                                           12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

                                           12.2 Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
                                           12.2.1 Port A Data Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
                                           12.2.2 Data Direction Register A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
                                           12.2.3 Port A Input Pullup Enable Register . . . . . . . . . . . . . . . . . . . . . . . . 106

                                           12.3 Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
                                           12.3.1 Port B Data Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
                                           12.3.2 Data Direction Register B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
                                           12.3.3 Port B Input Pullup Enable Register . . . . . . . . . . . . . . . . . . . . . . . . 108

Freescale Semiconductor, Inc...                                    Section 13. System Integration Module (SIM)

                                           13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

                                           13.2 RST and IRQ Pins Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

                                           13.3 SIM Bus Clock Control and Generation . . . . . . . . . . . . . . . . . . . . . . . . 113

                                           13.3.1 Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

                                           13.3.2                  Clock Start-Up from POR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
                                           13.3.3                  Clocks in Stop Mode and Wait Mode . . . . . . . . . . . . . . . . . . . . . . . 114

                                           13.4 Reset and System Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
                                           13.4.1 External Pin Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

                                           13.4.2 Active Resets from Internal Sources . . . . . . . . . . . . . . . . . . . . . . . 115

                                           13.4.2.1                Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
                                           13.4.2.2                Computer Operating Properly (COP) Reset . . . . . . . . . . . . . . . . 116

                                           13.4.2.3 Illegal Opcode Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

                                           13.4.2.4                Illegal Address Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
                                           13.4.2.5                Low-Voltage Inhibit (LVI) Reset . . . . . . . . . . . . . . . . . . . . . . . . . 117

                                           13.5 SIM Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
                                           13.5.1 SIM Counter During Power-On Reset . . . . . . . . . . . . . . . . . . . . . . 118

                                           13.5.2 SIM Counter During Stop Mode Recovery . . . . . . . . . . . . . . . . . . . 118

                                           13.5.3 SIM Counter and Reset States . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

                                           13.6 Exception Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

                                           13.6.1 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

                                           13.6.1.1                Hardware Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
                                           13.6.1.2                SWI Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

                                           13.6.2 Interrupt Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

                                           13.6.2.1                Interrupt Status Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
                                           13.6.2.2                Interrupt Status Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

                                           13.6.2.3 Interrupt Status Register 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

                                           13.6.3                  Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
                                           13.6.4                  Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

                                           13.6.5 Status Flag Protection in Break Mode . . . . . . . . . . . . . . . . . . . . . . 124

                                           13.7 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

                                           13.7.1 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

                                           13.7.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

                                 MC68HLC908QY/QT Family -- Rev. 2                                               Data Sheet
                                                                                                                           11
                                 MOTOROLA                                 Table of Contents

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                                 Table of Contents

                                             13.8 SIM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
                                             13.8.1 SIM Reset Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
                                             13.8.2 Break Flag Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

                                                       Section 14. Timer Interface Module (TIM)

                                             14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

                                             14.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

                                             14.3 Pin Name Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

                                             14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

                                             14.4.1    TIM Counter Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
                                             14.4.2    Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Freescale Semiconductor, Inc...              14.4.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                             14.4.3.1 Unbuffered Output Compare. . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
                                             14.4.3.2 Buffered Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
                                             14.4.4 Pulse Width Modulation (PWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

                                             14.4.4.1 Unbuffered PWM Signal Generation. . . . . . . . . . . . . . . . . . . . . . 135

                                             14.4.4.2  Buffered PWM Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . 136
                                             14.4.4.3  PWM Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

                                             14.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

                                             14.6 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

                                             14.7 TIM During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

                                             14.8 Input/Output Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
                                             14.8.1 TIM Clock Pin (PTA2/TCLK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

                                             14.8.2 TIM Channel I/O Pins (PTA0/TCH0 and PTA1/TCH1) . . . . . . . . . . 138

                                             14.9 Input/Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

                                             14.9.1 TIM Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . 139

                                             14.9.2    TIM Counter Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
                                             14.9.3    TIM Counter Modulo Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

                                             14.9.4 TIM Channel Status and Control Registers . . . . . . . . . . . . . . . . . . 142

                                             14.9.5 TIM Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

                                                       Section 15. Development Support

                                             15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

                                             15.2 Break Module (BRK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

                                             15.2.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

                                             15.2.1.1  Flag Protection During Break Interrupts . . . . . . . . . . . . . . . . . . . 150
                                             15.2.1.2  TIM During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

                                             15.2.1.3 COP During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

                                             15.2.2 Break Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
                                             15.2.2.1 Break Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . 151

                                             15.2.2.2 Break Address Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

                                             15.2.2.3  Break Auxiliary Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
                                             15.2.2.4  Break Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

                                             15.2.2.5 Break Flag Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

                                             15.2.3 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

                                 Data Sheet            MC68HLC908QY/QT Family -- Rev. 2
                                 12
                                                                            Table of Contents    MOTOROLA

                                                       For More Information On This Product,
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                                                                                   Table of Contents

Freescale Semiconductor, Inc...            15.3 Monitor Module (MON) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
                                           15.3.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
                                           15.3.1.1 Normal Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
                                           15.3.1.2 Forced Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
                                           15.3.1.3 Monitor Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
                                           15.3.1.4 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
                                           15.3.1.5 Break Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
                                           15.3.1.6 Baud Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
                                           15.3.1.7 Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
                                           15.3.2 Security. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

                                                                   Section 16. Electrical Specifications

                                           16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
                                           16.2 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
                                           16.3 Functional Operating Range. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
                                           16.4 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
                                           16.5 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
                                           16.6 Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
                                           16.7 Typical 3.0-V Output Drive Characteristics. . . . . . . . . . . . . . . . . . . . . . 171
                                           16.8 Oscillator Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
                                           16.9 Supply Current Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
                                           16.10 Analog-to-Digital (ADC) Converter Characteristics. . . . . . . . . . . . . . . . 175
                                           16.10.1 ADC Electrical Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . 175
                                           16.10.2 ADC Performance Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 175
                                           16.11 Timer Interface Module Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 176
                                           16.12 Memory Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

                                                                     Section 17. Ordering Information
                                                                       and Mechanical Specifications

                                           17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
                                           17.2 MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
                                           17.3 8-Pin Plastic Dual In-Line Package (Case #626) . . . . . . . . . . . . . . . . . 180
                                           17.4 8-Pin Small Outline Integrated Circuit Package

                                                         (Case #968) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
                                           17.5 8-Pin Dual Flat No Lead (DFN) Package (Case #1452). . . . . . . . . . . . 181
                                           17.6 16-Pin Plastic Dual In-Line Package (Case #648D) . . . . . . . . . . . . . . . 182
                                           17.7 16-Pin Small Outline Integrated Circuit Package

                                                         (Case #751G) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
                                           17.8 16-Pin Thin Shrink Small Outline Package (Case #948F) . . . . . . . . . . 183

                                 MC68HLC908QY/QT Family -- Rev. 2                  Data Sheet
                                                                                              13
                                 MOTOROLA                       Table of Contents

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Freescale Semiconductor, Inc...

                                 Data Sheet  MC68HLC908QY/QT Family -- Rev. 2
                                 14
                                                                  Table of Contents           MOTOROLA

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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                       Section 1. General Description

                                 1.1 Introduction

Freescale Semiconductor, Inc...                    The MC68HLC908QY4 is a member of the low-cost, high-performance M68HC08
                                                   Family of 8-bit microcontroller units (MCUs). The M68HC08 Family is a Complex
                                                   Instruction Set Computer (CISC) with a Von Neumann architecture. All MCUs in
                                                   the family use the enhanced M68HC08 central processor unit (CPU08) and are
                                                   available with a variety of modules, memory sizes and types, and package types.

                                                                                                       0.4
                                                                            Table 1-1. Summary of Device Variations

                                                          Device           FLASH    Analog-to-Digital    Pin
                                                                       Memory Size       Converter     Count
                                                   MC68HLC908QT1                              --       8 pins
                                                   MC68HLC908QT2        1536 bytes       4 ch, 8 bit   8 pins
                                                   MC68HLC908QT4        1536 bytes       4 ch, 8 bit   8 pins
                                                   MC68HLC908QY1        4096 bytes            --       16 pins
                                                   MC68HLC908QY2        1536 bytes       4 ch, 8 bit   16 pins
                                                   MC68HLC908QY4        1536 bytes       4 ch, 8 bit   16 pins
                                                                        4096 bytes

                                 1.2 Features

                                                   Features include:
                                                      � High-performance M68HC08 CPU core
                                                      � Fully upward-compatible object code with M68HC05 Family
                                                      � Operating voltage range of 2.2 V to 3.6 V
                                                      � 2-MHz internal bus operation
                                                      � Trimmable internal oscillator
                                                           � 1.0 MHz internal bus operation
                                                           � 8-bit trim capability allows 0.4% accuracy(1)
                                                           � � 25% untrimmed
                                                      � Auto wakeup from STOP capability
                                                      � Configuration (CONFIG) register for MCU configuration options, including:
                                                           � Low-voltage inhibit (LVI) trip point

                                                   1. The oscillator frequency is guaranteed to �5% over temperature and voltage range after trimming.

                                 MC68HLC908QY/QT Family -- Rev. 2                                      Data Sheet
                                                                                                                  15
                                 MOTOROLA                              General Description

                                                   For More Information On This Product,
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                                 General Description

Freescale Semiconductor, Inc...              � In-system FLASH programming
                                             � FLASH security(1)

                                             � On-chip in-application programmable FLASH memory (with internal
                                                 program/erase voltage generation)
                                                 � MC68HLC908QY4 and MC68HLC908QT4 -- 4096 bytes
                                                 � MC68HLC908QY2, MC68HLC908QY1, MC68HLC908QT2, and
                                                      MC68HLC908QT1-- 1536 bytes

                                             � 128 bytes of on-chip random-access memory (RAM)

                                             � 2-channel, 16-bit timer interface module (TIM)

                                             � 4-channel, 8-bit analog-to-digital converter (ADC) on MC68HLC908QY2,
                                                 MC68HLC908QY4, MC68HLC908QT2, and MC68HLC908QT4

                                             � 5 or 13 bidirectional input/output (I/O) lines and one input only:
                                                 � Six shared with keyboard interrupt function and ADC
                                                 � Two shared with timer channels
                                                 � One shared with external interrupt (IRQ)
                                                 � Eight extra I/O lines on 16-pin package only
                                                 � High current sink/source capability on all port pins
                                                 � Selectable pullups on all ports, selectable on an individual bit basis
                                                 � Three-state ability on all port pins

                                             � 6-bit keyboard interrupt with wakeup feature (KBI)

                                             � Low-voltage inhibit (LVI) module features:
                                                 � Software selectable trip point in CONFIG register

                                             � System protection features:
                                                 � Computer operating properly (COP) watchdog
                                                 � Low-voltage detection with optional reset
                                                 � Illegal opcode detection with reset
                                                 � Illegal address detection with reset

                                             � External asynchronous interrupt pin with internal pullup (IRQ) shared with
                                                 general-purpose input pin

                                             � Master asynchronous reset pin (RST) shared with general-purpose
                                                 input/output (I/O) pin

                                             � Power-on reset

                                             � Internal pullups on IRQ and RST to reduce external components

                                             � Memory mapped I/O registers

                                             � Power saving stop and wait modes

                                             1. No security feature is absolutely secure. However, Motorola's strategy is to make reading or
                                                copying the FLASH difficult for unauthorized users.

                                 Data Sheet  MC68HLC908QY/QT Family -- Rev. 2
                                 16
                                                                 General Description          MOTOROLA

                                             For More Information On This Product,
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                                                                                    General Description
                                                                                    MCU Block Diagram

Freescale Semiconductor, Inc...                                   � MC68HLC908QY4, MC68HLC908QY2, and MC68HLC908QY1 are
                                                                       available in these packages:
                                                                       � 16-pin plastic dual in-line package (PDIP)
                                                                       � 16-pin small outline integrated circuit (SOIC) package
                                                                       � 16-pin thin shrink small outline package (TSSOP)

                                                                  � MC68HLC908QT4, MC68HLC908QT2, and MC68HLC908QT1 are
                                                                       available in these packages:
                                                                       � 8-pin PDIP
                                                                       � 8-pin SOIC
                                                                       � 8-pin dual flat no lead (DFN) package

                                                              Features of the CPU08 include the following:
                                                                  � Enhanced HC05 programming model
                                                                  � Extensive loop control functions
                                                                  � 16 addressing modes (eight more than the HC05)
                                                                  � 16-bit index register and stack pointer
                                                                  � Memory-to-memory data transfers
                                                                  � Fast 8 � 8 multiply instruction
                                                                  � Fast 16/8 divide instruction
                                                                  � Binary-coded decimal (BCD) instructions
                                                                  � Optimization for controller applications
                                                                  � Efficient C language support

                                 1.3 MCU Block Diagram

                                                              Figure 1-1 shows the structure of the MC68HLC908QY4.

                                 1.4 Pin Assignments

                                                              The MC68HLC908QT4, MC68HLC908QT2, and MC68HLC908QT1 are available
                                                              in 8-pin packages and the MC68HLC908QY4, MC68HLC908QY2, and
                                                              MC68HLC908QY1 in 16-pin packages. Figure 1-2 shows the pin assignment for
                                                              these packages.

                                 MC68HLC908QY/QT Family -- Rev. 2                   Data Sheet
                                                                                               17
                                 MOTOROLA                      General Description

                                           For More Information On This Product,
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                                 General Description

                                 PTA0/AD0/TCH0/KBI0PTA                                                                              CLOCK
                                 PTA1/AD1/TCH1/KBI1DDRA                                                                         GENERATOR
                                 PTA2/IRQ/KBI2/TCLK                                                                            (OSCILLATOR)
Freescale Semiconductor, Inc...              PTB                                                 M68HC08 CPU
                                        PTA3/RST/KBI3DDRB                                                                 SYSTEM INTEGRATION
                                 PTA4/OSC2/AD2/KBI4                              MC68HLC908QY4 AND MC68HLC908QT4                   MODULE
                                 PTA5/OSC1/AD3/KBI5                                               4096 BYTES
                                                                                                                            SINGLE INTERRUPT
                                                    PTB0                           MC68HLC908QY2, MC68HLC908QY1,                   MODULE
                                                    PTB1                         MC68HLC908QT2, AND MC68HLC908QT1:
                                                    PTB2                                                                            BREAK
                                                    PTB3                                          1536 BYTES                       MODULE
                                                    PTB4                                         USER FLASH
                                                    PTB5                                                                    POWER-ON RESET
                                                    PTB6                                                                           MODULE
                                                    PTB7
                                                                                                                          KEYBOARD INTERRUPT
                                                              8-BIT ADC                                                            MODULE

                                                          128 BYTES RAM                                                         16-BIT TIMER
                                                                                                                                   MODULE
                                                                            VDD
                                            POWER SUPPLY                                                                             COP
                                                                                                                                   MODULE
                                                                            VSS
                                                                                                                               MONITOR ROM

                                 RST, IRQ: Pins have internal (about 30K Ohms) pull up
                                 PTA[0:5]: High current sink and source capability
                                 PTA[0:5]: Pins have programmable keyboard interrupt and pull up
                                 PTB[0:7]: Not available on 8-pin devices � MC68HLC908QT1, MC68HLC908QT2, and MC68HLC908QT4
                                 ADC: Not available on the MC68HLC908QY1 and MC68HC9L08QT1

                                                                               Figure 1-1. Block Diagram

                                 Data Sheet                                                                         MC68HLC908QY/QT Family -- Rev. 2
                                 18
                                                                                                     General Description                      MOTOROLA

                                                                                 For More Information On This Product,
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                                                                                                                                                  Pin Assignments

                                                     VDD     1  8             VSS                                          VDD      1  8      VSS

                                 PTA5/OSC1/KBI5 2               7 PTA0/TCH0/KBI0                       PTA5/OSC1/AD3/KBI5 2            7 PTA0/AD0/TCH0/KBI0

                                 PTA4/OSC2/KBI4 3               6 PTA1/TCH1/KBI1                       PTA4/OSC2/AD2/KBI4 3            6 PTA1/AD1/TCH1/KBI1

                                 PTA3/RST/KBI3 4                5 PTA2/IRQ/KBI2/TCLK                   PTA3/RST/KBI3 4                 5 PTA2/IRQ/KBI2/TCLK

                                                         8-PIN ASSIGNMENT                                               8-PIN ASSIGNMENT
                                                     MC68HC908QT1 PDIP/SOIC                            MC68HC908QT2 AND MC68HC908QT4 PDIP/SOIC

Freescale Semiconductor, Inc...                      VDD     1  16 VSS                                                     VDD      1  16 VSS
                                                                15 PTB0                                                                15 PTB0
                                           PTB7 2                                                      PTB7 2                          14 PTB1

                                           PTB6 3               14 PTB1                                PTB6 3

                                 PTA5/OSC1/KBI5 4               13 PTA0/TCH0/KBI0                      PTA5/OSC1/AD3/KBI5 4            13 PTA0/AD0/TCH0/KBI0
                                                                                                       PTA4/OSC2/AD2/KBI4 5            12 PTA1/AD1/TCH1/KBI1
                                 PTA4/OSC2/KBI4 5               12 PTA1/TCH1/KBI1

                                           PTB5 6               11 PTB2                                           PTB5 6               11 PTB2
                                           PTB4 7               10 PTB3                                           PTB4 7               10 PTB3
                                                                                                       PTA3/RST/KBI3 8                  9 PTA2/IRQ/KBI2/TCLK
                                 PTA3/RST/KBI3 8                9 PTA2/IRQ/KBI2/TCLK

                                                        16-PIN ASSIGNMENT                                              16-PIN ASSIGNMENT
                                                     MC68HC908QY1 PDIP/SOIC                            MC68HC908QY2 AND MC68HC908QY4 PDIP/SOIC

                                 PTA0/TCH0/KBI0           1        16              PTA1/TCH1/KBI1      PTA0/AD0/TCH0/KBI0       1         16       PTA1/AD1/TCH1/KBI1
                                              PTB1                                 PTB2
                                              PTB0        2        15              PTB3                PTB1                     2         15       PTB2
                                                VSS                                PTA2/IRQ/KBI2/TCLK
                                                VDD       3        14              PTA3/RST/KBI3       PTB0                     3         14       PTB3
                                              PTB7
                                              PTB6        4        13              PTB4                VSS                      4         13       PTA2/IRQ/KBI2/TCLK
                                                                                   PTB5
                                 PTA5/OSC1/KBI5           5        12              PTA4/OSC2/KBI4      VDD                      5         12       PTA3/RST/KBI3

                                                          6        11                                  PTB7                     6         11       PTB4

                                                          7        10                                  PTB6                     7         10       PTB5

                                                          8        9                                   PTA5/OSC1/AD3/KBI5       8         9        PTA4/OSC2/AD2/KBI4

                                                           16-PIN ASSIGNMENT                                         16-PIN ASSIGNMENT
                                                          MC68HC908QY1 TSSOP                           MC68HC908QY2 AND MC68HC908QY4 TSSOP

                                 PTA0/TCH0/KBI0 1                  8 PTA1/TCH1/KBI1                    PTA0/AD0/TCH0/KBI0 1               8 PTA1/AD1/TCH1/KBI1

                                                 VSS 2             7 PTA2/IRQ/KBI2/TCLK                                      VSS 2        7 PTA2/IRQ/KBI2/TCLK
                                                VDD 3              6 PTA3/RST/KBI3                                           VDD 3        6 PTA3/RST/KBI3
                                 PTA5/OSC1/KB15 4                  5 PTA4/OSC2/KBI4                    PTA5//OSC1/AD3/KB15 4              5 PTA4/OSC2/AD2/KBI4

                                                          8-PIN ASSIGNMENT                                          8-PIN ASSIGNMENT
                                                          MC68HC908QT1 DFN                             MC68HC908QT2 AND MC68HC908QT4 DFN

                                                                              Figure 1-2. MCU Pin Assignments

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                                        Data Sheet
                                                                                                                                                                    19
                                 MOTOROLA                                                         General Description

                                                                              For More Information On This Product,
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                                 General Description

                                 1.5 Pin Functions

                                                              Table 1-2 provides a description of the pin functions.

                                                                          Table 1-2. Pin Functions

                                  Pin                                            Description                               Input/Output
                                 Name
                                                                                                                               Power
                                 VDD         Power supply                                                                      Power
                                                                                                                           Input/Output
                                 VSS         Power supply ground                                                                Input
                                                                                                                           Input/Output
                                             PTA0 -- General purpose I/O port                                                   Input
                                                                                                                           Input/Output
Freescale Semiconductor, Inc...  PTA0        AD0 -- A/D channel 0 input                                                         Input
                                             TCH0 -- Timer Channel 0 I/O                                                   Input/Output
                                                                                                                                Input
                                             KBI0 -- Keyboard interrupt input 0                                                 Input
                                                                                                                                Input
                                             PTA1 -- General purpose I/O port                                                   Input
                                                                                                                                Input
                                 PTA1        AD1 -- A/D channel 1 input                                                    Input/Output
                                             TCH1 -- Timer Channel 1 I/O                                                        Input
                                                                                                                                Input
                                             KBI1 -- Keyboard interrupt input 1                                            Input/Output
                                                                                                                               Output
                                             PTA2 -- General purpose input-only port                                           Output
                                                                                                                                Input
                                 PTA2        IRQ -- External interrupt with programmable pullup and Schmitt trigger input       Input
                                             KBI2 -- Keyboard interrupt input 2                                            Input/Output
                                                                                                                                Input
                                             TCLK -- Timer clock input                                                          Input
                                                                                                                                Input
                                             PTA3 -- General purpose I/O port                                              Input/Output

                                 PTA3        RST -- Reset input, active low with internal pullup and Schmitt trigger

                                             KBI3 -- Keyboard interrupt input 3

                                             PTA4 -- General purpose I/O port

                                 PTA4        OSC2 --XTAL oscillator output (XTAL option only)
                                               RC or internal oscillator output (OSC2EN = 1 in PTAPUE register)

                                             AD2 -- A/D channel 2 input

                                             KBI4 -- Keyboard interrupt input 4

                                             PTA5 -- General purpose I/O port

                                 PTA5        OSC1 --XTAL, RC, or external oscillator input
                                             AD3 -- A/D channel 3 input

                                             KBI5 -- Keyboard interrupt input 5

                                 PTB[0:7](1) 8 general-purpose I/O ports

                                 1. The PTB pins are not available on the 8-pin packages.

                                 Data Sheet                                                                           MC68HLC908QY/QT Family -- Rev. 2
                                 20
                                                                                      General Description                  MOTOROLA

                                                                  For More Information On This Product,
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                                                                                    General Description
                                                                                    Pin Function Priority

                                 1.6 Pin Function Priority

                                                              Table 1-3 is meant to resolve the priority if multiple functions are enabled on a
                                                              single pin.

                                                NOTE: Upon reset all pins come up as input ports regardless of the priority table.

                                                                   Table 1-3. Function Priority in Shared Pins

Freescale Semiconductor, Inc...            Pin Name                                    Highest-to-Lowest Priority Sequence
                                              PTA0                 AD0  TCH0  KBI0  PTA0
                                              PTA1                 AD1 TCH1  KBI1  PTA1
                                              PTA2                 IRQ  KBI2  TCLK  PTA2
                                              PTA3                 RST  KBI3  PTA3
                                              PTA4                 OSC2  AD2  KBI4  PTA4
                                              PTA5                 OSC1  AD3  KBI5  PTA5

                                 MC68HLC908QY/QT Family -- Rev. 2                                                           Data Sheet
                                                                                                                                       21
                                 MOTOROLA                      General Description

                                           For More Information On This Product,
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                                 General Description

Freescale Semiconductor, Inc...

                                 Data Sheet  MC68HLC908QY/QT Family -- Rev. 2
                                 22
                                                                 General Description          MOTOROLA

                                             For More Information On This Product,
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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                                  Section 2. Memory

Freescale Semiconductor, Inc...  2.1 Introduction

                                                              The central processor unit (CPU08) can address 64 Kbytes of memory space. The
                                                              memory map, shown in Figure 2-1, includes:

                                                                  � 4096 bytes of user FLASH for MC68HLC908QT4 and MC68HLC908QY4
                                                                  � 1536 bytes of user FLASH for MC68HLC908QT2, MC68HLC908QT1,

                                                                       MC68HLC908QY2, and MC68HLC908QY1
                                                                  � 128 bytes of random access memory (RAM)
                                                                  � 48 bytes of user-defined vectors, located in FLASH
                                                                  � 416 bytes of monitor read-only memory (ROM)
                                                                  � 1536 bytes of FLASH program and erase routines, located in ROM

                                 2.2 Unimplemented Memory Locations

                                                              Accessing an unimplemented location can have unpredictable effects on MCU
                                                              operation. In Figure 2-1 and in register figures in this document, unimplemented
                                                              locations are shaded.

                                 2.3 Reserved Memory Locations

                                                              Accessing a reserved location can have unpredictable effects on MCU operation.
                                                              In Figure 2-1 and in register figures in this document, reserved locations are
                                                              marked with the word Reserved or with the letter R.

                                 MC68HLC908QY/QT Family -- Rev. 2                 Data Sheet
                                                                                             23
                                 MOTOROLA                              Memory

                                           For More Information On This Product,
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                                             Freescale Semiconductor, Inc.

                                 Memory

                                 $0000                                 I/O REGISTERS           Note 1.
                                                                           64 BYTES               Attempts to execute code from addresses in this
                                                                                                  range will generate an illegal address reset.
                                 $003F                                  RESERVED(1)
Freescale Semiconductor, Inc...                                            64 BYTES                             UNIMPLEMENTED        $2E00
                                 $0040                                                                             51712 BYTES
                                                                              RAM                                                      
                                                                          128 BYTES                              FLASH MEMORY
                                 $007F                                                                             1536 BYTES        $F7FF
                                                                     UNIMPLEMENTED(1)                                                $F800
                                 $0080                                   9984 BYTES                  MC68HLC908QT1, MC68HLC908QT2,
                                                                                                   MC68HLC908QY1, and MC68HLC908QY2   
                                                                       AUXILIARY ROM                                                 $FDFF
                                 $00FF                                   1536 BYTES                                Memory Map

                                 $0100                               UNIMPLEMENTED(1)
                                                                         49152 BYTES

                                 $27FF                                 FLASH MEMORY
                                                         MC68HLC908QT4 AND MC68HLC908QY4
                                 $2800
                                                                         4096 BYTES

                                 $2DFF                       BREAK STATUS REGISTER (BSR)
                                                            RESET STATUS REGISTER (SRSR)
                                 $2E00                   BREAK AUXILIARY REGISTER (BRKAR)
                                                       BREAK FLAG CONTROL REGISTER (BFCR)
                                                         INTERRUPT STATUS REGISTER 1 (INT1)
                                 $EDFF                   INTERRUPT STATUS REGISTER 2 (INT2)
                                                         INTERRUPT STATUS REGISTER 3 (INT3)
                                 $EE00       RESERVED FOR FLASH TEST CONTROL REGISTER (FLTCR)
                                                           FLASH CONTROL REGISTER (FLCR)
                                                       BREAK ADDRESS HIGH REGISTER (BRKH)
                                 $FDFF                  BREAK ADDRESS LOW REGISTER (BRKL)
                                                 BREAK STATUS AND CONTROL REGISTER (BRKSCR)
                                 $FE00
                                                                             LVISR
                                 $FE01
                                                               RESERVED FOR FLASH TEST
                                 $FE02                                     3 BYTES

                                 $FE03       MONITOR ROM 416 BYTES

                                 $FE04                             FLASH
                                                                 14 BYTES
                                 $FE05
                                             FLASH BLOCK PROTECT REGISTER (FLBPR)
                                 $FE06                      RESERVED FLASH

                                 $FE07           INTERNAL OSCILLATOR TRIM VALUE
                                                            RESERVED FLASH
                                 $FE08
                                                                   FLASH
                                 $FE09                           14 BYTES

                                 $FE0A                       USER VECTORS
                                                                 48 BYTES
                                 $FE0B
                                                                           Figure 2-1. Memory Map
                                 $FE0C

                                 $FE0D
                                    

                                 $FE0F

                                 $FE10
                                    

                                 $FFAF

                                 $FFB0
                                    

                                 $FFBD

                                 $FFBE

                                 $FFBF

                                 $FFC0

                                 $FFC1

                                 $FFC2
                                    

                                 $FFCF

                                 $FFD0
                                    

                                 $FFFF

                                 Data Sheet                                                        MC68HLC908QY/QT Family -- Rev. 2
                                 24
                                                                         Memory                    MOTOROLA

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                                                                                                                                                       Input/Output (I/O) Section

                                 2.4 Input/Output (I/O) Section

                                                              Addresses $0000�$003F, shown in Figure 2-2, contain most of the control, status,
                                                              and data registers. Additional I/O registers have these addresses:

                                                                  � $FE00 -- Break status register, BSR
                                                                  � $FE01 -- Reset status register, SRSR
                                                                  � $FE02 -- Break auxiliary register, BRKAR
                                                                  � $FE03 -- Break flag control register, BFCR
                                                                  � $FE04 -- Interrupt status register 1, INT1
                                                                  � $FE05 -- Interrupt status register 2, INT2
                                                                  � $FE06 -- Interrupt status register 3, INT3
                                                                  � $FE07 -- Reserved
                                                                  � $FE08 -- FLASH control register, FLCR
                                                                  � $FE09 -- Break address register high, BRKH
                                                                  � $FE0A -- Break address register low, BRKL
                                                                  � $FE0B -- Break status and control register, BRKSCR
                                                                  � $FE0C -- LVI status register, LVISR
                                                                  � $FE0D -- Reserved
                                                                  � $FFBE -- FLASH block protect register, FLBPR
                                                                  � $FFC0 -- Internal OSC trim value -- Optional
                                                                  � $FFFF -- COP control register, COPCTL

                                 MC68HLC908QY/QT Family -- Rev. 2                 Data Sheet
                                                                                             25
                                 MOTOROLA                              Memory

                                           For More Information On This Product,
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                                 Memory

                                 Addr.       Register Name                     Bit 7     6        5        4        3             2        1      Bit 0
                                 $0000                                           R     AWUL     PTA5                            PTA2     PTA1     PTA0
                                               Port A Data Register Read:                                  PTA4     PTA3
                                 $0001                         (PTA) Write:    PTB7    PTB6     PTB5                            PTB2     PTB1     PTB0
                                 $0002                                                                     Unaffected by reset
                                                     See page 104. Reset:
                                                                                                           PTB4     PTB3
                                               Port B Data Register Read:
                                                               (PTB) Write:                                Unaffected by reset

                                                     See page 107. Reset:

                                                    Unimplemented

                                 $0003       Unimplemented

Freescale Semiconductor, Inc...  $0004       Data Direction Register A Read:      R       R     DDRA5      DDRA4    DDRA3          0     DDRA1    DDRA0
                                                                (DDRA) Write:     0       0        0          0        0                    0        0
                                 $0005                                         DDRB7   DDRB6                                       0
                                                        See page 105. Reset:      0       0     DDRB5      DDRB4    DDRB3       DDRB2    DDRB1    DDRB0
                                 $0006                                                             0          0        0                    0        0
                                             Data Direction Register B Read:                                                       0
                                                                (DDRB) Write:
                                 $000A
                                                        See page 107. Reset:

                                             Unimplemented

                                 $000B  Port A Input Pullup Enable Read:       OSC2EN  0
                                               Register (PTAPUE) Write:            0            PTAPUE5 PTAPUE4 PTAPUE3 PTAPUE2 PTAPUE1 PTAPUE0
                                 $000C              See page 106. Reset:
                                                                                       0                0  0        0           0        0        0
                                 $000D
                                        Port B Input Pullup Enable Read: PTBPUE7       PTBPUE6  PTBPUE5    PTBPUE4  PTBPUE3     PTBPUE2  PTBPUE1  PTBPUE0
                                               Register (PTBPUE) Write:                    0        0          0        0           0        0        0
                                 $0019
                                             See page 108. Reset:              0

                                             Unimplemented

                                             Keyboard Status and Read:         0       0                0  0        KEYF        0        IMASKK MODEK

                                 $001A Control Register (KBSCR) Write:                                                          ACKK

                                             See page 86. Reset:               0       0                0  0        0           0        0        0

                                             Keyboard Interrupt Read:          0       AWUIE    KBIE5      KBIE4    KBIE3       KBIE2    KBIE1    KBIE0
                                                                                          0       0          0        0           0        0        0
                                 $001B Enable Register (KBIER) Write:

                                             See page 87. Reset:               0

                                                                                       = Unimplemented     R = Reserved U = Unaffected

                                             Figure 2-2. Control, Status, and Data Registers (Sheet 1 of 5)

                                 Data Sheet                                                                         MC68HLC908QY/QT Family -- Rev. 2
                                 26
                                                                                        Memory                                                  MOTOROLA

                                                            For More Information On This Product,
                                                                        Go to: www.freescale.com
                                                                 Freescale Semiconductor, Inc.

                                                                                                                                                                    Memory
                                                                                                                                            Input/Output (I/O) Section

                                 Addr.     Register Name                   Bit 7   6                5  4                        3       2               1           Bit 0
                                 $001C            Unimplemented

                                           IRQ Status and Control Read:    0       0                0  0                        IRQF    0       IMASK               MODE
                                                                                                                                                   0                   0
                                 $001D     Register (INTSCR) Write:                                                                     ACK       R
                                 $001E                                                                                                             0                RSTEN
                                           See page 79. Reset:             0       0                0  0                        0       0                             0(2)

                                        Configuration Register 2 Read:     IRQPUD  IRQEN            R OSCOPT1 OSCOPT0 R
                                                   (CONFIG2)(1) Write:         0      0
                                                                                                    0  0                        0       0
                                                    See page 53. Reset:

Freescale Semiconductor, Inc...                                            1. One-time writable register after each reset.
                                                                           2. RSTEN reset to 0 by a power-on reset (POR) only.

                                 $001F  Configuration Register 1 Read:     COPRS   LVISTOP LVIRSTD LVIPWRD LVDLVR                       SSREC   STOP                COPD
                                                   (CONFIG1)(1) Write:        0                                                            0      0                   0
                                                                                   0                0  0                        0(2)
                                                   See page 54. Reset:

                                                                           1. One-time writable register after each reset. Exceptions are LVDLVR and LVIRSTD bits.
                                                                           2. LVDLVR reset to 0 by a power-on reset (POR) only.

                                            TIM Status and Control Read:   TOF     TOIE TSTOP          0                        0       PS2     PS1                   PS0
                                                    Register (TSC) Write:    0                                                                                          0
                                 $0020               See page 139. Reset:    0                         TRST
                                 $0021                                                                                                                                Bit 8
                                 $0022  TIM Counter Register High Read:    Bit 15  0                1  0                        0       0               0
                                 $0023                     (TCNTH) Write:                                                                                               0
                                 $0024                                       0     Bit 14  Bit 13      Bit 12                   Bit 11  Bit 10  Bit 9                 Bit 0
                                 $0025               See page 141. Reset:  Bit 7
                                 $0026                                             0                0  0                        0       0               0               0
                                        TIM Counter Register Low Read:       0                                                                                        Bit 8
                                                           (TCNTL) Write:  Bit 15  Bit 6   Bit 5       Bit 4                    Bit 3   Bit 2   Bit 1
                                                                                                                                                                        1
                                                     See page 141. Reset:    1     0                0  0                        0       0               0             Bit 0
                                                                           Bit 7
                                              TIM Counter Modulo Read:             Bit 14  Bit 13      Bit 12                   Bit 11  Bit 10  Bit 9                   1
                                           Register High (TMODH) Write:      1                                                                                      CH0MAX
                                                                           CH0F    1                1  1                        1       1               1
                                                     See page 141. Reset:                                                                                               0
                                                                             0     Bit 6   Bit 5       Bit 4                    Bit 3   Bit 2   Bit 1                 Bit 8
                                              TIM Counter Modulo Read:       0
                                           Register Low (TMODL) Write:     Bit 15  1                1  1                        1       1               1

                                                     See page 141. Reset:          CH0IE MS0B MS0A ELS0B ELS0A TOV0

                                        TIM Channel 0 Status and Read:             0                0  0                        0       0               0
                                          Control Register (TSC0) Write:
                                                     See page 142. Reset:          Bit 14  Bit 13      Bit 12                   Bit 11  Bit 10  Bit 9

                                                     TIM Channel 0 Read:                               Indeterminate after reset
                                           Register High (TCH0H) Write:                                     R = Reserved

                                                     See page 145. Reset:

                                                                                   = Unimplemented                                      U = Unaffected

                                           Figure 2-2. Control, Status, and Data Registers (Sheet 2 of 5)

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                                                   Data Sheet
                                                                                                                                                                               27
                                 MOTOROLA                                                    Memory

                                                                 For More Information On This Product,
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                                                            Freescale Semiconductor, Inc.

                                 Memory

                                 Addr.     Register Name                         Bit 7     6              5  4       3                  2       1      Bit 0
                                 $0027                                           Bit 7    Bit 6
                                                    TIM Channel 0 Read:                          Bit 5       Bit 4   Bit 3              Bit 2   Bit 1  Bit 0
                                 $0028      Register Low (TCH0L) Write:          CH1F    CH1IE
                                                                                   0       0                       Indeterminate after reset    TOV1   CH1MAX
                                 $0029              See page 145. Reset:           0                      0                                       0        0
                                                                                         Bit 14
                                 $002A  TIM Channel 1 Status and Read:           Bit 15                              MS1A ELS1B ELS1A           Bit 9    Bit 8
                                 $002B    Control Register (TSC1) Write:                  Bit 6
                                                    See page 142. Reset:         Bit 7                    0  0       0                  0
                                   
                                 $0035              TIM Channel 1 Read:                          Bit 13      Bit 12  Bit 11             Bit 10
                                           Register High (TCH1H) Write:
                                                                                                             Indeterminate after reset
                                                    See page 145. Reset:
Freescale Semiconductor, Inc...                                                                  Bit 5       Bit 4   Bit 3              Bit 2   Bit 1  Bit 0
                                                    TIM Channel 1 Read:
                                            Register Low (TCH1L) Write:                                      Indeterminate after reset

                                                    See page 145. Reset:

                                             Unimplemented

                                             Oscillator Status Register Read:    R       R                R  R       R                  R       ECGON  ECGST

                                 $0036       (OSCSTAT) Write:

                                             See page 100. Reset:                0       0                0  0       0                  0       0      0

                                 $0037       Unimplemented Read:

                                 $0038       Oscillator Trim Register Read:      TRIM7   TRIM6   TRIM5       TRIM4   TRIM3              TRIM2   TRIM1  TRIM0
                                                                                    1       0       0           0       0                  0       0      0
                                 $0039                   (OSCTRIM) Write:
                                                      See page 101.

                                 $003B                                   Reset:

                                             Unimplemented

                                             ADC Status and Control Read: COCO           AIEN    ADCO        CH4     CH3                CH2     CH1    CH0

                                 $003C       Register (ADSCR) Write:

                                             See page 44. Reset:                 0       0                0  1       1                  1       1      1

                                 $003D       Unimplemented

                                             ADC Data Register Read: Bit 7               Bit 6   Bit 5       Bit 4   Bit 3              Bit 2   Bit 1  Bit 0
                                 $003E       (ADR) Write:

                                             See page 45. Reset:                                             Indeterminate after reset

                                                                                         = Unimplemented     R = Reserved U = Unaffected

                                             Figure 2-2. Control, Status, and Data Registers (Sheet 3 of 5)

                                 Data Sheet                                                                          MC68HLC908QY/QT Family -- Rev. 2
                                 28
                                                                                        Memory                                                         MOTOROLA

                                                            For More Information On This Product,
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                                                                                                                                                             Memory
                                                                                                                                     Input/Output (I/O) Section

                                 Addr.     Register Name                   Bit 7   6                    5       4       3       2            1      Bit 0

                                        ADC Input Clock Register Read: ADIV2       ADIV1                ADIV0   0       0       0            0      0

                                 $003F     (ADICLK) Write:

                                           See page 46. Reset:             0       0                    0       0       0       0            0      0

                                           Break Status Register Read:     R       R                    R       R       R       R       SBSW        R

                                 $FE00                    (BSR) Write:                                                                  See note 1

                                           See page 153. Reset:                                                                              0

                                                                           1. Writing a 0 clears SBSW.

                                        SIM Reset Status Register Read: POR        PIN                  COP     ILOP    ILAD MODRST LVI             0

Freescale Semiconductor, Inc...  $FE01     (SRSR) Write:

                                           See page 127. POR:              1       0                    0       0       0       0            0      0

                                           Break Auxiliary Read:           0       0                    0       0       0       0            0      BDCOP

                                 $FE02     Register (BRKAR) Write:

                                           See page 152. Reset:            0       0                    0       0       0       0            0      0

                                           Break Flag Control Read: BCFE           R                    R       R       R       R       R           R
                                 $FE03     Register (BFCR) Write:

                                           See page 153. Reset:            0

                                        Interrupt Status Register 1 Read:  0       IF5                  IF4     IF3     0       IF1          0      0

                                 $FE04                    (INT1) Write: R          R                    R       R       R       R       R           R

                                           See page 79. Reset:             0       0                    0       0       0       0            0      0

                                        Interrupt Status Register 2 Read: IF14     0                    0       0       0       0            0      0

                                 $FE05                    (INT2) Write: R          R                    R       R       R       R       R           R

                                           See page 79. Reset:             0       0                    0       0       0       0            0      0

                                        Interrupt Status Register 3 Read:  0       0                    0       0       0       0            0      IF15

                                 $FE06                    (INT3) Write: R          R                    R       R       R       R       R           R

                                           See page 79. Reset:             0       0                    0       0       0       0            0      0

                                 $FE07     Reserved                        R       R                    R       R       R       R       R           R

                                        FLASH Control Register Read:         0     0                    0       0
                                                          (FLCR) Write:                                                    HVEN MASS ERASE PGM
                                 $FE08                                       0
                                 $FE09             See page 32. Reset:     Bit 15  0                    0       0       0       0            0      0
                                 $FE0A
                                            Break Address High Read:         0     Bit 14               Bit 13  Bit 12  Bit 11  Bit 10  Bit 9       Bit 8
                                                Register (BRKH) Write:     Bit 7
                                                  See page 152. Reset:             0                    0       0       0       0            0      0
                                                                             0
                                             Break Address low Read:               Bit 6                Bit 5   Bit 4   Bit 3   Bit 2   Bit 1       Bit 0
                                                Register (BRKL) Write:
                                                  See page 152. Reset:             0                    0       0       0       0            0      0

                                                                                   = Unimplemented              R = Reserved U = Unaffected

                                           Figure 2-2. Control, Status, and Data Registers (Sheet 4 of 5)

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                                   Data Sheet
                                                                                                                                                               29
                                 MOTOROLA                                             Memory

                                                          For More Information On This Product,
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                                 Memory

                                 Addr.       Register Name                       Bit 7  6                5  4     3                   2     1      Bit 0

                                             Break Status and Control Read: BRKE        BRKA             0  0     0                   0     0      0

                                 $FE0B       Register (BRKSCR) Write:

                                             See page 151. Reset:                0      0                0  0     0                   0     0      0

                                                                         Read: LVIOUT   0                0  0     0                   0     0      R

                                 $FE0C  LVI Status Register (LVISR)      Write:
                                                        See page 91.

                                                                         Reset: 0       0                0  0     0                   0     0      0

                                 $FE0D  Reserved for FLASH Test                  R      R                R  R     R                   R     R      R
                                   

                                 $FE0F

Freescale Semiconductor, Inc...  $FFBE       FLASH Block Protect Read:           BPR7   BPR6   BPR5         BPR4  BPR3                BPR2  BPR1   BPR0
                                 $FFBF          Register (FLBPR) Write:            R      R      R                                      R     R      R
                                                     See page 37. Reset:                                    Unaffected by reset

                                                         Reserved                                           R     R

                                                                         Read:   TRIM7  TRIM6  TRIM5        TRIM4 TRIM3          TRIM2      TRIM1  TRIM0
                                                                                   R      R      R                                 R          R      R
                                 $FFC0  Internal Oscillator Trim Value   Write:
                                                             (Optional)

                                                                         Reset:                             Unaffected by reset

                                 $FFC1       Reserved                                                       R     R

                                             COP Control Register Read:                                     LOW BYTE OF RESET VECTOR
                                                         (COPCTL) Write:
                                 $FFFF                                                         WRITING CLEARS COP COUNTER (ANY VALUE)
                                                      See page 59. Reset:
                                                                                                            Unaffected by reset

                                                                                        = Unimplemented     R = Reserved U = Unaffected

                                             Figure 2-2. Control, Status, and Data Registers (Sheet 5 of 5)

                                 Data Sheet                                                                       MC68HLC908QY/QT Family -- Rev. 2
                                 30
                                                                                                     Memory                                        MOTOROLA

                                                                         For More Information On This Product,
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                                                                                                                                              Memory
                                                                                                             Random-Access Memory (RAM)

                                                                                                                                                                                         .

                                                                           Table 2-1. Vector Addresses

                                           Vector Priority         Vector  Address                             Vector
                                                Lowest              IF15    $FFDE   ADC conversion complete vector (high)
                                                                            $FFDF   ADC conversion complete vector (low)
                                                Highest             IF14    $FFE0   Keyboard vector (high)
                                                                    IF13    $FFE1   Keyboard vector (low)

                                                                           --       Not used
                                                                     IF6
Freescale Semiconductor, Inc...                                      IF5   $FFF2    TIM overflow vector (high)
                                                                           $FFF3    TIM overflow vector (low)
                                                                     IF4   $FFF4    TIM Channel 1 vector (high)
                                                                           $FFF5    TIM Channel 1 vector (low)
                                                                     IF3   $FFF6    TIM Channel 0 vector (high)
                                                                     IF2   $FFF7    TIM Channel 0 vector (low)
                                                                     IF1            Not used
                                                                              --    IRQ vector (high)
                                                                      --   $FFFA    IRQ vector (low)
                                                                           $FFFB    SWI vector (high)
                                                                      --   $FFFC    SWI vector (low)
                                                                           $FFFD    Reset vector (high)
                                                                           $FFFE    Reset vector (low)
                                                                           $FFFF

                                 2.5 Random-Access Memory (RAM)

                                                              The 128 bytes of random-access memory (RAM) are located at addresses
                                                              $0080�$00FF. The location of the stack RAM is programmable. The 16-bit stack
                                                              pointer allows the stack to be anywhere in the 64-Kbyte memory space.

                                                NOTE: For correct operation, the stack pointer must point only to RAM locations.

                                                              Before processing an interrupt, the central processor unit (CPU) uses five bytes of
                                                              the stack to save the contents of the CPU registers.

                                                NOTE: For M6805, M146805, and M68HC05 compatibility, the H register is not stacked.

                                                              During a subroutine call, the CPU uses two bytes of the stack to store the return
                                                              address. The stack pointer decrements during pushes and increments during pulls.

                                                NOTE: Be careful when using nested subroutines. The CPU may overwrite data in the
                                                              RAM during a subroutine or during the interrupt stacking operation.

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                                                                           Data Sheet
                                                                                                                                                                                                       31
                                 MOTOROLA                              Memory

                                           For More Information On This Product,
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                                             Freescale Semiconductor, Inc.

                                 Memory

Freescale Semiconductor, Inc...  2.6 FLASH Memory (FLASH)

                                                              This subsection describes the operation of the embedded FLASH memory. The
                                                              FLASH memory can be read, programmed, and erased from a single external
                                                              supply. The program and erase operations are enabled through the use of an
                                                              internal charge pump.

                                                              The FLASH memory consists of an array of 4096 or 1536 bytes with an additional
                                                              48 bytes for user vectors. The minimum size of FLASH memory that can be erased
                                                              is 64 bytes; and the maximum size of FLASH memory that can be programmed in
                                                              a program cycle is 32 bytes (a row). Program and erase operations are facilitated
                                                              through control bits in the FLASH control register (FLCR). Details for these
                                                              operations appear later in this section. The address ranges for the user memory
                                                              and vectors are:

                                                                  � $EE00 � $FDFF; user memory, 4096 bytes: MC68HLC908QY4 and
                                                                       MC68HLC908QT4

                                                                  � $F800 � $FDFF; user memory, 1536 bytes: MC68HLC908QY2,
                                                                       MC68HLC908QT2, MC68HLC908QY1 and MC68HLC908QT1

                                                                  � $FFD0 � $FFFF; user interrupt vectors, 48 bytes.

                                                NOTE: An erased bit reads as a 1 and a programmed bit reads as a 0. A security feature
                                                              prevents viewing of the FLASH contents.(1)

                                 2.6.1 FLASH Control Register

                                                              The FLASH control register (FLCR) controls FLASH program and erase
                                                              operations.

                                             Address: $FE08

                                                     Bit 7   6                5  4  3  2                1                         Bit 0

                                             Read: 0         0                0  0  HVEN MASS ERASE PGM

                                             Write:

                                             Reset: 0        0                0  0  0  0                0                         0

                                                             = Unimplemented

                                                             Figure 2-3. FLASH Control Register (FLCR)

                                             HVEN -- High Voltage Enable Bit
                                                This read/write bit enables high voltage from the charge pump to the memory
                                                for either program or erase operation. It can only be set if either PGM =1 or
                                                ERASE =1 and the proper sequence for program or erase is followed.
                                                    1 = High voltage enabled to array and charge pump on
                                                    0 = High voltage disabled to array and charge pump off

                                             1. No security feature is absolutely secure. However, Motorola's strategy is to make reading or
                                                copying the FLASH difficult for unauthorized users.

                                 Data Sheet                                         MC68HLC908QY/QT Family -- Rev. 2
                                 32
                                                                         Memory                            MOTOROLA

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                                                  Freescale Semiconductor, Inc.

                                                                                                                                                     Memory
                                                                                                                             FLASH Memory (FLASH)

Freescale Semiconductor, Inc...                   MASS -- Mass Erase Control Bit
                                                     This read/write bit configures the memory for mass erase operation.
                                                         1 = Mass Erase operation selected
                                                         0 = Mass Erase operation unselected

                                                  ERASE -- Erase Control Bit
                                                     This read/write bit configures the memory for erase operation. ERASE is
                                                     interlocked with the PGM bit such that both bits cannot be equal to 1 or set to 1
                                                     at the same time.
                                                         1 = Erase operation selected
                                                         0 = Erase operation unselected

                                                  PGM -- Program Control Bit
                                                     This read/write bit configures the memory for program operation. PGM is
                                                     interlocked with the ERASE bit such that both bits cannot be equal to 1 or set
                                                     to 1 at the same time.
                                                         1 = Program operation selected
                                                         0 = Program operation unselected

                                 2.6.2 FLASH Page Erase Operation

                                                  Use the following procedure to erase a page of FLASH memory. A page consists
                                                  of 64 consecutive bytes starting from addresses $XX00, $XX40, $XX80, or $XXC0.
                                                  The 48-byte user interrupt vectors area also forms a page. Any FLASH memory
                                                  page can be erased alone.

                                                     1. Set the ERASE bit and clear the MASS bit in the FLASH control register.

                                                     2. Read the FLASH block protect register.

                                                     3. Write any data to any FLASH location within the address range of the block
                                                          to be erased.

                                                     4. Wait for a time, tNVS (minimum 10 �s).
                                                     5. Set the HVEN bit.

                                                     6. Wait for a time, tErase (minimum 1 ms or 4 ms).
                                                     7. Clear the ERASE bit.
                                                     8. Wait for a time, tNVH (minimum 5 �s).
                                                     9. Clear the HVEN bit.

                                                   10. After time, tRCV (typical 1 �s), the memory can be accessed in read mode
                                                          again.

                                           NOTE:  Programming and erasing of FLASH locations cannot be performed by code being
                                                  executed from the FLASH memory. While these operations must be performed in
                                                  the order as shown, but other unrelated operations may occur between the steps.

                                 CAUTION: A page erase of the vector page will erase the internal oscillator trim value at

                                                      $FFC0.

                                 MC68HLC908QY/QT Family -- Rev. 2                        Data Sheet
                                                                                                    33
                                 MOTOROLA                                     Memory

                                                  For More Information On This Product,
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                                 Memory

                                                    In applications that require more than 1000 program/erase cycles, use the 4 ms
                                                    page erase specification to get improved long-term reliability. Any application can
                                                    use this 4 ms page erase specification. However, in applications where a FLASH
                                                    location will be erased and reprogrammed less than 1000 times, and speed is
                                                    important, use the 1 ms page erase specification to get a shorter cycle time.

                                 2.6.3 FLASH Mass Erase Operation

Freescale Semiconductor, Inc...                     Use the following procedure to erase the entire FLASH memory to read as a 1:

                                                       1. Set both the ERASE bit and the MASS bit in the FLASH control register.

                                                       2. Read the FLASH block protect register.
                                                       3. Write any data to any FLASH address(1) within the FLASH memory address

                                                            range.
                                                       4. Wait for a time, tNVS (minimum 10 �s).
                                                       5. Set the HVEN bit.

                                                       6. Wait for a time, tMErase (minimum 4 ms).
                                                       7. Clear the ERASE and MASS bits.

                                             NOTE: Mass erase is disabled whenever any block is protected (FLBPR does not equal
                                                           $FF).

                                                     8. Wait for a time, tNVH (minimum 100 �s).
                                                     9. Clear the HVEN bit.

                                                    10. After time, tRCV (typical 1 �s), the memory can be accessed in read mode
                                                           again.

                                             NOTE:  Programming and erasing of FLASH locations cannot be performed by code being
                                                    executed from the FLASH memory. While these operations must be performed in
                                                    the order as shown, but other unrelated operations may occur between the steps.

                                 CAUTION: A mass erase will erase the internal oscillator trim value at $FFC0.

                                 2.6.4 FLASH Program Operation

                                                              Programming of the FLASH memory is done on a row basis. A row consists of 32
                                                              consecutive bytes starting from addresses $XX00, $XX20, $XX40, $XX60, $XX80,
                                                              $XXA0, $XXC0, or $XXE0. Use the following step-by-step procedure to program a
                                                              row of FLASH memory

                                                              Figure 2-4 shows a flowchart of the programming algorithm.

                                                NOTE: Only bytes which are currently $FF may be programmed.

                                                    1. When in monitor mode, with security sequence failed (see 15.3.2 Security), write to the FLASH
                                                       block protect register instead of any FLASH address.

                                 Data Sheet                        MC68HLC908QY/QT Family -- Rev. 2
                                 34
                                                                                Memory                          MOTOROLA

                                                    For More Information On This Product,
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                                                  Freescale Semiconductor, Inc.

                                                                                                                                                     Memory
                                                                                                                             FLASH Memory (FLASH)

Freescale Semiconductor, Inc...            NOTE:     1. Set the PGM bit. This configures the memory for program operation and
                                                          enables the latching of address and data for programming.

                                                     2. Read the FLASH block protect register.

                                                     3. Write any data to any FLASH location within the address range desired.

                                                     4. Wait for a time, tNVS (minimum 10 �s).
                                                     5. Set the HVEN bit.

                                                     6. Wait for a time, tPGS (minimum 5 �s).
                                                     7. Write data to the FLASH address being programmed(1).

                                                     8. Wait for time, tPROG (minimum 30 �s).
                                                     9. Repeat step 7 and 8 until all desired bytes within the row are programmed.
                                                   10. Clear the PGM bit(1).

                                                   11. Wait for time, tNVH (minimum 5 �s).
                                                   12. Clear the HVEN bit.

                                                   13. After time, tRCV (typical 1 �s), the memory can be accessed in read mode
                                                          again.

                                                  The COP register at location $FFFF should not be written between steps 5-12,
                                                  when the HVEN bit is set. Since this register is located at a valid FLASH address,
                                                  unpredictable behavior may occur if this location is written while HVEN is set.

                                           NOTE:  This program sequence is repeated throughout the memory until all data is
                                                  programmed.

                                                  Programming and erasing of FLASH locations cannot be performed by code being
                                                  executed from the FLASH memory. While these operations must be performed in
                                                  the order shown, other unrelated operations may occur between the steps. Do not
                                                  exceed tPROG maximum, see 16.12 Memory Characteristics.

                                 2.6.5 FLASH Protection

                                                              Due to the ability of the on-board charge pump to erase and program the FLASH
                                                              memory in the target application, provision is made to protect blocks of memory
                                                              from unintentional erase or program operations due to system malfunction. This
                                                              protection is done by use of a FLASH block protect register (FLBPR). The FLBPR
                                                              determines the range of the FLASH memory which is to be protected. The range
                                                              of the protected area starts from a location defined by FLBPR and ends to the
                                                              bottom of the FLASH memory ($FFFF). When the memory is protected, the HVEN
                                                              bit cannot be set in either ERASE or PROGRAM operations.

                                                NOTE: In performing a program or erase operation, the FLASH block protect register must
                                                              be read after setting the PGM or ERASE bit and before asserting the HVEN bit.

                                                  1. The time between each FLASH address change, or the time between the last FLASH address

                                                     programmed to clearing PGM bit, must not exceed the maximum programming time, tPROG
                                                     maximum.

                                 MC68HLC908QY/QT Family -- Rev. 2                        Data Sheet
                                                                                                    35
                                 MOTOROLA                                     Memory

                                                  For More Information On This Product,
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                                             Freescale Semiconductor, Inc.

                                 Memory

                                 Algorithm for Programming                     1        SET PGM BIT
                                 a Row (32 Bytes) of FLASH Memory

                                                                               2 READ THE FLASH BLOCK PROTECT REGISTER

                                                                               3 WRITE ANY DATA TO ANY FLASH ADDRESS
                                                                                   WITHIN THE ROW ADDRESS RANGE DESIRED

                                                                               4        WAIT FOR A TIME, tNVS

Freescale Semiconductor, Inc...                                                5        SET HVEN BIT

                                                                               6        WAIT FOR A TIME, tPGS

                                                                               7
                                                                                      WRITE DATA TO THE FLASH ADDRESS
                                                                                                TO BE PROGRAMMED

                                                                               8        WAIT FOR A TIME, tPROG

                                                                                        COMPLETED               Y

                                                                                  9     PROGRAMMING

                                                                                        THIS ROW?

                                                                                                 N                       CLEAR PGM BIT
                                                                                                        10

                                                                                                      11                 WAIT FOR A TIME, tNVH

                                 NOTES:                                                               12                 CLEAR HVEN BIT

                                 The time between each FLASH address change (step 7 to step 7),

                                 or the time between the last FLASH address programmed                13                 WAIT FOR A TIME, tRCV
                                 to clearing PGM bit (step 7 to step 10)
                                 must not exceed the maximum programming
                                 time, tPROG max.

                                 This row program algorithm assumes the row/s                                          END OF PROGRAMMING
                                 to be programmed are initially erased.

                                             Figure 2-4. FLASH Programming Flowchart

                                 Data Sheet                                                                     MC68HLC908QY/QT Family -- Rev. 2
                                 36
                                                                         Memory                                                                 MOTOROLA

                                             For More Information On This Product,
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                                           Freescale Semiconductor, Inc.

                                                                                                                                              Memory
                                                                                                                      FLASH Memory (FLASH)

                                           When the FLBPR is programmed with all 0s, the entire memory is protected from
                                           being programmed and erased. When all the bits are erased (all 1s), the entire
                                           memory is accessible for program and erase.

                                           When bits within the FLBPR are programmed, they lock a block of memory. The
                                           address ranges are shown in 2.6.6 FLASH Block Protect Register. Once the
                                           FLBPR is programmed with a value other than $FF, any erase or program of the
                                           FLBPR or the protected block of FLASH memory is prohibited. Mass erase is
                                           disabled whenever any block is protected (FLBPR does not equal $FF). The
                                           FLBPR itself can be erased or programmed only with an external voltage, VTST,
                                           present on the IRQ pin. This voltage also allows entry from reset into the monitor
                                           mode.

Freescale Semiconductor, Inc...  2.6.6 FLASH Block Protect Register

                                                              The FLASH block protect register is implemented as a byte within the FLASH
                                                              memory, and therefore can only be written during a programming sequence of the
                                                              FLASH memory. The value in this register determines the starting address of the
                                                              protected range within the FLASH memory.

                                           Address: $FFBE

                                                                   Bit 7  6     5     4     3                        2                 1     Bit 0
                                                                                                                                             BPR0
                                           Read:                          BPR6  BPR5  BPR4  BPR3                     BPR2              BPR1
                                                      BPR7

                                           Write:

                                           Reset:                               Unaffected by reset. Initial value from factory is 1.

                                           Write to this register is by a programming sequence to the FLASH memory.

                                                                   Figure 2-5. FLASH Block Protect Register (FLBPR)

                                           BPR[7:0] -- FLASH Protection Register Bits [7:0]
                                              These eight bits in FLBPR represent bits [13:6] of a 16-bit memory address. Bits
                                              [15:14] are 1s and bits [5:0] are 0s.

                                              The resultant 16-bit address is used for specifying the start address of the
                                              FLASH memory for block protection. The FLASH is protected from this start
                                              address to the end of FLASH memory, at $FFFF. With this mechanism, the
                                              protect start address can be XX00, XX40, XX80, or XXC0 within the FLASH
                                              memory. See Figure 2-6 and Table 2-2.

                                              START ADDRESS OF 1 1                    16-BIT MEMORY ADDRESS          0 00000
                                           FLASH BLOCK PROTECT                             FLBPR VALUE

                                                                   Figure 2-6. FLASH Block Protect Start Address

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                            Data Sheet
                                                                                                                                                        37
                                 MOTOROLA                              Memory

                                           For More Information On This Product,
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                                 Memory

                                                       Table 2-2. Examples of Protect Start Address

Freescale Semiconductor, Inc...                             BPR[7:0]          Start of Address of Protect Range
                                                            $00�$B8        The entire FLASH memory is protected.
                                                       $B9 (1011 1001)
                                                       $BA (1011 1010)           $EE40 (1110 1110 0100 0000)
                                                       $BB (1011 1011)           $EE80 (1110 1110 1000 0000)
                                                       $BC (1011 1100)           $EEC0 (1110 1110 1100 0000)
                                                                                  $EF00 (1110 1111 0000 0000)
                                                       $DE (1101 1110)        and so on...
                                                       $DF (1101 1111)            $F780 (1111 0111 1000 0000)
                                                       $FE (1111 1110)           $F7C0 (1111 0111 1100 0000)
                                                                                  $FF80 (1111 1111 1000 0000)
                                                               $FF      FLBPR, OSCTRIM, and vectors are protected
                                                                         The entire FLASH memory is not protected.

                                 2.6.7 Wait Mode

                                                       Putting the MCU into wait mode while the FLASH is in read mode does not affect
                                                       the operation of the FLASH memory directly, but there will not be any memory
                                                       activity since the CPU is inactive.

                                                       The WAIT instruction should not be executed while performing a program or erase
                                                       operation on the FLASH, or the operation will discontinue and the FLASH will be
                                                       on standby mode.

                                 2.6.8 Stop Mode       Putting the MCU into stop mode while the FLASH is in read mode does not affect
                                                NOTE:  the operation of the FLASH memory directly, but there will not be any memory
                                                       activity since the CPU is inactive.

                                                       The STOP instruction should not be executed while performing a program or erase
                                                       operation on the FLASH, or the operation will discontinue and the FLASH will be
                                                       on standby mode

                                                       Standby mode is the power-saving mode of the FLASH module in which all internal
                                                       control signals to the FLASH are inactive and the current consumption of the
                                                       FLASH is at a minimum.

                                 Data Sheet                             MC68HLC908QY/QT Family -- Rev. 2
                                 38
                                                                                   Memory                           MOTOROLA

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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                           Section 3. Analog-to-Digital Converter (ADC)

Freescale Semiconductor, Inc...  3.1 Introduction

                                                              This section describes the analog-to-digital converter (ADC). The ADC is an 8-bit,
                                                              4-channel analog-to-digital converter. The ADC module is only available on the
                                                              MC68HLC908QY2, MC68HLC908QT2, MC68HLC908QY4, and
                                                              MC68HLC908QT4.

                                 3.2 Features

                                               Features of the ADC module include:
                                                  � 4 channels with multiplexed input
                                                  � Linear successive approximation with monotonicity
                                                  � 8-bit resolution
                                                  � Single or continuous conversion
                                                  � Conversion complete flag or conversion complete interrupt
                                                  � Selectable ADC clock frequency

                                               Figure 3-1 provides a summary of the input/output (I/O) registers.

                                 Addr.     Register Name                Bit 7  6                5  4      3                   2      1      Bit 0

                                           ADC Status and Control Read: COCO   AIEN   ADCO         CH4    CH3                 CH2    CH1    CH0

                                 $003C     Register (ADSCR) Write:

                                               See page 44. Reset: 0           0                0  1      1                   1      1      1

                                 $003D         Unimplemented

                                 $003E     ADC Data Register Read: Bit 7       Bit 6  Bit 5        Bit 4  Bit 3               Bit 2  Bit 1  Bit 0
                                                          (ADR) Write:

                                               See page 45. Reset:                                 Indeterminate after reset

                                        ADC Input Clock Register Read: ADIV2   ADIV1  ADIV0        0      0                   0      0      0

                                 $003F         (ADICLK) Write:

                                               See page 46. Reset: 0           0                0  0      0                   0      0      0

                                                                               = Unimplemented

                                                              Figure 3-1. ADC I/O Register Summary

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                           Data Sheet
                                                                                                                                                       39
                                 MOTOROLA                               Analog-to-Digital Converter (ADC)

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                                 Analog-to-Digital Converter (ADC)

                                 PTA0/AD0/TCH0/KBI0PTA                                                                                   CLOCK
                                 PTA1/AD1/TCH1/KBI1DDRA                                                                              GENERATOR
                                  PTA2/IRQ/KBI2/TCLK                                                                                (OSCILLATOR)
Freescale Semiconductor, Inc...              PTB                                                  M68HC08 CPU
                                        PTA3/RST/KBI3DDRB                                                                      SYSTEM INTEGRATION
                                 PTA4/OSC2/AD2/KBI4                               MC68HLC908QY4 AND MC68HLC908QT4                       MODULE
                                 PTA5/OSC1/AD3/KBI5                                                4096 BYTES
                                                                                                                                 SINGLE INTERRUPT
                                                    PTB0                            MC68HLC908QY2, MC68HLC908QY1,                       MODULE
                                                    PTB1                          MC68HLC908QT2, AND MC68HLC908QT1:
                                                    PTB2                                                                                 BREAK
                                                    PTB3                                           1536 BYTES                           MODULE
                                                    PTB4                                          USER FLASH
                                                    PTB5                                                                         POWER-ON RESET
                                                    PTB6                                                                                MODULE
                                                    PTB7
                                                                                                                               KEYBOARD INTERRUPT
                                                              8-BIT ADC                                                                 MODULE

                                                           128 BYTES RAM                                                             16-BIT TIMER
                                                                                                                                        MODULE
                                                                             VDD
                                            POWER SUPPLY                                                                                  COP
                                                                                                                                        MODULE
                                                                             VSS
                                                                                                                                    MONITOR ROM

                                 RST, IRQ: Pins have internal (about 30K Ohms) pull up
                                 PTA[0:5]: High current sink and source capability
                                 PTA[0:5]: Pins have programmable keyboard interrupt and pull up
                                 PTB[0:7]: Not available on 8-pin devices � MC68HLC908QT1, MC68HLC908QT2, and MC68HLC908QT4
                                 ADC: Not available on the MC68HLC908QY1 and MC68HLC908QT1

                                                       Figure 3-2. Block Diagram Highlighting ADC Block and Pins

                                 Data Sheet                                                                          MC68HLC908QY/QT Family -- Rev. 2
                                 40
                                                                                            Analog-to-Digital Converter (ADC)                      MOTOROLA

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                                                                                                                                            Functional Description

                                 3.3 Functional Description

                                                              Four ADC channels are available for sampling external sources at pins PTA0,
                                                              PTA1, PTA4, and PTA5. An analog multiplexer allows the single ADC converter to
                                                              select one of the four ADC channels as an ADC voltage input (ADCVIN). ADCVIN
                                                              is converted by the successive approximation register-based counters. The ADC
                                                              resolution is eight bits. When the conversion is completed, ADC puts the result in
                                                              the ADC data register and sets a flag or generates an interrupt.

                                                              Figure 3-3 shows a block diagram of the ADC.

Freescale Semiconductor, Inc...  INTERNAL                          RESET  DDRAx                                           DISABLE
                                 DATA BUS                                  PTAx                                                               ADCx

                                                READ DDRA
                                                WRITE DDRA

                                                WRITE PTA

                                           READ PTA

                                                                                      DISABLE

                                                                                                                          ADC CHANNEL x

                                                                   ADC DATA REGISTER

                                           INTERRUPT  CONVERSION                                          ADC VOLTAGE IN       CHANNEL                 CH[4:0]
                                              LOGIC   COMPLETE                                            ADCVIN                SELECT
                                                                               ADC                                        (1 OF 4 CHANNELS)         Data Sheet
                                                                                                                                                               41
                                 AIEN COCO                                        ADC CLOCK
                                               BUS CLOCK
                                                                             CLOCK
                                                                          GENERATOR

                                                                           ADIV[2:0]

                                                                   Figure 3-3. ADC Block Diagram

                                 MC68HLC908QY/QT Family -- Rev. 2

                                 MOTOROLA                                   Analog-to-Digital Converter (ADC)

                                                                  For More Information On This Product,
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                                 Analog-to-Digital Converter (ADC)

                                 3.3.1 ADC Port I/O Pins

                                                              PTA0, PTA1, PTA4, and PTA5 are general-purpose I/O pins that are shared with
                                                              the ADC channels. The channel select bits (ADC status and control register
                                                              (ADSCR), $003C), define which ADC channel/port pin will be used as the input
                                                              signal. The ADC overrides the port I/O logic by forcing that pin as input to the ADC.
                                                              The remaining ADC channels/port pins are controlled by the port I/O logic and can
                                                              be used as general-purpose I/O. Writes to the port register or data direction register
                                                              (DDR) will not have any affect on the port pin that is selected by the ADC. Read of
                                                              a port pin which is in use by the ADC will return a 0 if the corresponding DDR bit is
                                                              at 0. If the DDR bit is 1, the value in the port data latch is read.

Freescale Semiconductor, Inc...  3.3.2 Voltage Conversion

                                             NOTE:  When the input voltage to the ADC equals VDD, the ADC converts the signal to $FF
                                                    (full scale). If the input voltage equals VSS, the ADC converts it to $00. Input
                                                    voltages between VDD and VSS are a straight-line linear conversion. All other input
                                                    voltages will result in $FF if greater than VDD and $00 if less than VSS.

                                                    Input voltage should not exceed the analog supply voltages.

                                 3.3.3 Conversion Time

                                                              Sixteen ADC internal clocks are required to perform one conversion. The ADC
                                                              starts a conversion on the first rising edge of the ADC internal clock immediately
                                                              following a write to the ADSCR. If the ADC internal clock is selected to run at
                                                              1 MHz, then one conversion will take 16 �s to complete. With a 1-MHz ADC
                                                              internal clock the maximum sample rate is 62.5 kHz.

                                                                                                           16 ADC Clock Cycles
                                                                               Conversion Time =

                                                                                                           ADC Clock Frequency

                                                                       Number of Bus Cycles = Conversion Time � Bus Frequency

                                 3.3.4 Continuous Conversion

                                                              In the continuous conversion mode (ADCO = 1), the ADC continuously converts
                                                              the selected channel filling the ADC data register (ADR) with new data after each
                                                              conversion. Data from the previous conversion will be overwritten whether that
                                                              data has been read or not. Conversions will continue until the ADCO bit is cleared.
                                                              The COCO bit (ADSCR, $003C) is set after each conversion and will stay set until
                                                              the next read of the ADC data register.

                                                              When a conversion is in process and the ADSCR is written, the current conversion
                                                              data should be discarded to prevent an incorrect reading.

                                 3.3.5 Accuracy and Precision

                                                              The conversion process is monotonic and has no missing codes.

                                 Data Sheet                MC68HLC908QY/QT Family -- Rev. 2
                                 42
                                                                     Analog-to-Digital Converter (ADC)  MOTOROLA

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                                                                                                                                                   Interrupts

                                 3.4 Interrupts

                                                  When the AIEN bit is set, the ADC module is capable of generating a central
                                                  processor unit (CPU) interrupt after each ADC conversion. A CPU interrupt is
                                                  generated if the COCO bit is at 0. The COCO bit is not used as a conversion
                                                  complete flag when interrupts are enabled.

                                 3.5 Low-Power Modes

                                                              The following subsections describe the ADC in low-power modes.

                                 3.5.1 Wait Mode

Freescale Semiconductor, Inc...                   The ADC continues normal operation during wait mode. Any enabled CPU interrupt
                                                  request from the ADC can bring the microcontroller unit (MCU) out of wait mode. If
                                                  the ADC is not required to bring the MCU out of wait mode, power down the ADC
                                                  by setting the CH[4:0] bits in ADSCR to 1s before executing the WAIT instruction.

                                 3.5.2 Stop Mode

                                                  The ADC module is inactive after the execution of a STOP instruction. Any pending
                                                  conversion is aborted. ADC conversions resume when the MCU exits stop mode.
                                                  Allow one conversion cycle to stabilize the analog circuitry before using ADC data
                                                  after exiting stop mode.

                                 3.6 Input/Output Signals

                                                              The ADC module has four channels that are shared with I/O port A.

                                                              ADC voltage in (ADCVIN) is the input voltage signal from one of the four ADC
                                                              channels to the ADC module.

                                 3.7 Input/Output Registers

                                                              These I/O registers control and monitor ADC operation:
                                                                  � ADC status and control register (ADSCR)
                                                                  � ADC data register (ADR)
                                                                  � ADC clock register (ADICLK)

                                 MC68HLC908QY/QT Family -- Rev. 2                                                             Data Sheet
                                                                                                                                         43
                                 MOTOROLA                   Analog-to-Digital Converter (ADC)

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                                 3.7.1 ADC Status and Control Register

                                                              The following paragraphs describe the function of the ADC status and control
                                                              register (ADSCR). When a conversion is in process and the ADSCR is written, the
                                                              current conversion data should be discarded to prevent an incorrect reading.

                                                    Address: $003C

                                                            Bit 7   6     5          4    3              2    1    Bit 0

                                                    Read: COCO      AIEN  ADCO       CH4  CH3            CH2  CH1  CH0

                                                    Write:

                                                    Reset: 0        0     0          1    1              1    1    1

Freescale Semiconductor, Inc...                                     = Unimplemented

                                                            Figure 3-4. ADC Status and Control Register (ADSCR)

                                             NOTE:  COCO -- Conversions Complete Bit
                                                       In non-interrupt mode (AIEN = 0), COCO is a read-only bit that is set at the end
                                                       of each conversion. COCO will stay set until cleared by a read of the ADC data
                                                       register. Reset clears this bit.

                                                       In interrupt mode (AIEN = 1), COCO is a read-only bit that is not set at the end
                                                       of a conversion. It always reads as a 0.

                                                           1 = Conversion completed (AIEN = 0)
                                                           0 = Conversion not completed (AIEN = 0) or CPU interrupt enabled

                                                                 (AIEN = 1)

                                                    The write function of the COCO bit is reserved. When writing to the ADSCR
                                                    register, always have a 0 in the COCO bit position.

                                                    AIEN -- ADC Interrupt Enable Bit
                                                       When this bit is set, an interrupt is generated at the end of an ADC conversion.
                                                       The interrupt signal is cleared when ADR is read or ADSCR is written. Reset
                                                       clears the AIEN bit.
                                                           1 = ADC interrupt enabled
                                                           0 = ADC interrupt disabled

                                                    ADCO -- ADC Continuous Conversion Bit
                                                       When set, the ADC will convert samples continuously and update ADR at the
                                                       end of each conversion. Only one conversion is allowed when this bit is cleared.
                                                       Reset clears the ADCO bit.
                                                           1 = Continuous ADC conversion
                                                           0 = One ADC conversion

                                                    CH[4:0] -- ADC Channel Select Bits
                                                       CH4, CH3, CH2, CH1, and CH0 form a 5-bit field which is used to select one of
                                                       the four ADC channels. The five select bits are detailed in Table 3-1. Care
                                                       should be taken when using a port pin as both an analog and a digital input
                                                       simultaneously to prevent switching noise from corrupting the analog signal.

                                 Data Sheet                                               MC68HLC908QY/QT Family -- Rev. 2
                                 44
                                                                      Analog-to-Digital Converter (ADC)            MOTOROLA

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                                                  Freescale Semiconductor, Inc.

                                                                                                                  Analog-to-Digital Converter (ADC)
                                                                                                                                 Input/Output Registers

                                           NOTE:     The ADC subsystem is turned off when the channel select bits are all set to 1.
                                                     This feature allows for reduced power consumption for the MCU when the ADC
                                                     is not used. Reset sets all of these bits to a 1.

                                                  Recovery from the disabled state requires one conversion cycle to stabilize.

                                                                                   Table 3-1. MUX Channel Select

                                                          CH4 CH3 CH2 CH1 CH0                             ADC                   Input Select
                                                                                                        Channel                      PTA0
                                                                   0         0         0     0   0                                   PTA1
                                                                                                           AD0                       PTA4
                                                                   0         0         0     0   1         AD1                       PTA5
                                                                                                           AD2
Freescale Semiconductor, Inc...                                    0         0         0     1   0         AD3                    Unused(1)
                                                                                                            --
                                                                   0         0         0     1   1          --                    Reserved
                                                                                                            --                     Unused
                                                                   0         0         1     0   0          --                     VDDA(2)
                                                                                                            --                     VSSA(2)
                                                                                                            --                 ADC power off

                                                                   1         1         0     1   0          --
                                                                                                            --
                                                                   1         1         0     1   1

                                                                   1         1         1     0   0

                                                                   1         1         1     0   1

                                                                   1         1         1     1   0

                                                                   1         1         1     1   1

                                                  1. If any unused channels are selected, the resulting ADC conversion will be
                                                     unknown.

                                                  2. The voltage levels supplied from internal reference nodes, as specified in the
                                                     table, are used to verify the operation of the ADC converter both in produc-
                                                     tion test and for user applications.

                                 3.7.2 ADC Data Register

                                                              One 8-bit result register is provided. This register is updated each time an ADC
                                                              conversion completes.

                                                  Address: $003E

                                                                      Bit 7     6         5      4      3                   2      1          Bit 0

                                                  Read:               Bit 7     Bit 6     Bit 5  Bit 4  Bit 3               Bit 2  Bit 1      Bit 0

                                                  Write:

                                                  Reset:                                         Indeterminate after reset

                                                                                Figure 3-5. ADC Data Register (ADR)

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                             Data Sheet
                                                                                                                                                         45
                                 MOTOROLA                           Analog-to-Digital Converter (ADC)

                                                          For More Information On This Product,
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                                 Analog-to-Digital Converter (ADC)

                                 3.7.3 ADC Input Clock Register
                                                              This register selects the clock frequency for the ADC.

                                             Address: $003F

                                                     Bit 7      6           5    4      3                             2  1  Bit 0

                                             Read:   ADIV2 ADIV1 ADIV0           0      0                             0  0  0

                                             Write:

                                             Reset: 0           0           0    0      0                             0  0  0

                                                                = Unimplemented

                                                             Figure 3-6. ADC Input Clock Register (ADICLK)

Freescale Semiconductor, Inc...              ADIV2�ADIV0 -- ADC Clock Prescaler Bits
                                                ADIV2, ADIV1, and ADIV0 form a 3-bit field which selects the divide ratio used
                                                by the ADC to generate the internal ADC clock. Table 3-2 shows the available
                                                clock configurations. The ADC clock should be set according to the MCU
                                                operating voltage. Lower operating voltages will require lower ADC clock
                                                frequencies for best accuracy. The analog input level should remain stable for
                                                the entire conversion time (maximum = 17 ADC clock cycles).

                                                                Table 3-2. ADC Clock Divide Ratio

                                                     ADIV2           ADIV1       ADIV0     ADC Clock Rate
                                                                                    0        Bus clock � 1
                                                             0       0              1        Bus clock � 2
                                                                                    0        Bus clock � 4
                                                             0       0              1        Bus clock � 8
                                                                                    X       Bus clock � 16
                                                             0       1

                                                             0       1

                                                             1       X

                                                     X = don't care

                                 Data Sheet                                             MC68HLC908QY/QT Family -- Rev. 2
                                 46
                                                               Analog-to-Digital Converter (ADC)                            MOTOROLA

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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                                   Section 4. Auto Wakeup Module (AWU)

                                 4.1 Introduction

                                                              This section describes the auto wakeup module (AWU). The AWU generates a
                                                              periodic interrupt during stop mode to wake the part up without requiring an
                                                              external signal. Figure 4-2 is a block diagram of the AWU.

Freescale Semiconductor, Inc...  4.2 Features

                                                          Features of the auto wakeup module include:
                                                             � One internal interrupt with separate interrupt enable bit, sharing the same
                                                                  keyboard interrupt vector and keyboard interrupt mask bit
                                                             � Exit from low-power stop mode without external signals
                                                             � Selectable timeout periods
                                                             � Dedicated low power internal oscillator separate from the main system clock
                                                                  sources

                                                          Figure 4-1 provides a summary of the input/output (I/O) registers used in
                                                          conjuction with the AWU.

                                 Addr.     Register Name                 Bit 7    6     5           4      3               2      1   Bit 0
                                 $0000                                          AWUL  PTA5                               PTA2   PTA1  PTA0
                                 $001A     Port A Data Register Read:    0                          PTA4   PTA3
                                 $001B
                                                          (PTA) Write:

                                               See page 50. Reset:                                  Unaffected by reset

                                               Keyboard Status Read: 0          0                0  0      KEYF            0    IMASKK MODEK
                                                                                                                         ACKK
                                           and Control Register Write:          0                0    0      0                  0     0
                                                       (KBSCR)                                      KBIE4  KBIE3           0

                                                  See page 50. Reset: 0                               0      0           KBIE2

                                        Keyboard Interrupt Enable Read:  0      AWUIE KBIE5                                0    KBIE1 KBIE0

                                           Register (KBIER) Write:

                                               See page 51. Reset:       0      0                0                              0     0

                                                                                = Unimplemented

                                                                         Figure 4-1. AWU Register Summary

                                 MC68HLC908QY/QT Family -- Rev. 2                                                                     Data Sheet
                                                                                                                                                 47
                                 MOTOROLA                               Auto Wakeup Module (AWU)

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                                                               Freescale Semiconductor, Inc.
                                 Auto Wakeup Module (AWU)

Freescale Semiconductor, Inc...  4.3 Functional Description

                                                              The function of the auto wakeup logic is to generate periodic wakeup requests to
                                                              bring the microcontroller unit (MCU) out of stop mode. The wakeup requests are
                                                              treated as regular keyboard interrupt requests, with the difference that instead of a
                                                              pin, the interrupt signal is generated by an internal logic.

                                                              Writing the AWUIE bit in the keyboard interrupt enable register enables or disables
                                                              the auto wakeup interrupt input (see Figure 4-2). A logic 1 applied to the
                                                              AWUIREQ input with auto wakeup interrupt request enabled, latches an auto
                                                              wakeup interrupt request.

                                                              Auto wakeup latch, AWUL, can be read directly from the bit 6 position of port A data
                                                              register (PTA). This is a read-only bit which is occupying an empty bit position on
                                                              PTA. No PTA associated registers, such as PTA6 data direction or PTA6 pullup
                                                              exist for this bit.

                                                              Entering stop mode will enable the auto wakeup generation logic. An internal RC
                                                              oscillator (exclusive for the auto wakeup feature) drives the wakeup request
                                                              generator. Once the overflow count is reached in the generator counter, a wakeup
                                                              request, AWUIREQ, is latched and sent to the KBI logic. See Figure 4-1.

                                                              Wakeup interrupt requests will only be serviced if the associated interrupt enable
                                                              bit, AWUIE, in KBIER is set. The AWU shares the keyboard interrupt vector.

                                               COPRS (FROM CONFIG1)

                                                                     AUTOWUGEN                  VDD

                                                                     SHORT  1 = DIV 29               D       Q  TO PTA READ, BIT 6
                                                                            0 = DIV 214                                         AWUL

                                               INT RC OSC                   OVERFLOW                 E                                 AWUIREQ
                                                                                                          R
                                               EN 32 kHz             CLK                                        TO KBI INTERRUPT LOGIC (SEE
                                                                              RST                               Figure 9-3. Keyboard Interrupt
                                                                                                                Block Diagram)

                                                  CLRLOGIC                               RESET
                                                        CLEAR                             ACKK

                                   (CGMXCLK)   CLK
                                    BUSCLKX4         RST

                                        RESET                  RESET ISTOP

                                 Data Sheet                                  AWUIE
                                 48
                                               Figure 4-2. Auto Wakeup Interrupt Request Generation Logic

                                                                                                        MC68HLC908QY/QT Family -- Rev. 2

                                                                             Auto Wakeup Module (AWU)           MOTOROLA

                                                               For More Information On This Product,
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                                                Freescale Semiconductor, Inc.

                                                                                                                       Auto Wakeup Module (AWU)
                                                                                                                                               Wait Mode

Freescale Semiconductor, Inc...                 The overflow count can be selected from two options defined by the COPRS bit in
                                                CONFIG1. This bit was "borrowed" from the computer operating properly (COP)
                                                using the fact that the COP feature is idle (no MCU clock available) in stop mode.
                                                The typical values of the periodic wakeup request are (at room temperature):

                                                   � COPRS = 0: 875 ms @ 3.0 V, 1.1 s @ 2.3 V

                                                   � COPRS = 1: 22 ms @ 3.0 V, 27 ms @ 2.3 V

                                                The auto wakeup RC oscillator is highly dependent on operating voltage and
                                                temperature. This feature is not recommended for use as a time-keeping function.

                                                The wakeup request is latched to allow the interrupt source identification. The
                                                latched value, AWUL, can be read directly from the bit 6 position of PTA data
                                                register. This is a read-only bit which is occupying an empty bit position on PTA.
                                                No PTA associated registers, such as PTA6 data, PTA6 direction, and PTA6 pullup
                                                exist for this bit. The latch can be cleared by writing to the ACKK bit in the KBSCR
                                                register. Reset also clears the latch. AWUIE bit in KBI interrupt enable register (see
                                                Figure 4-2) has no effect on AWUL reading.

                                                The AWU oscillator and counters are inactive in normal operating mode and
                                                become active only upon entering stop mode.

                                 4.4 Wait Mode

                                                The AWU module remains inactive in wait mode.

                                 4.5 Stop Mode

                                                When the AWU module is enabled (AWUIE = 1 in the keyboard interrupt enable
                                                register) it is activated automatically upon entering stop mode. Clearing the
                                                IMASKK bit in the keyboard status and control register enables keyboard interrupt
                                                requests to bring the MCU out of stop mode. The AWU counters start from `0' each
                                                time stop mode is entered.

                                 4.6 Input/Output Registers

                                                              The AWU shares registers with the keyboard interrupt (KBI) module and the port A
                                                              I/O module. The following I/O registers control and monitor operation of the AWU:

                                                                  � Port A data register (PTA)
                                                                  � Keyboard interrupt status and control register (KBSCR)
                                                                  � Keyboard interrupt enable register (KBIER)

                                 MC68HLC908QY/QT Family -- Rev. 2                              Data Sheet
                                                                                                          49
                                 MOTOROLA                     Auto Wakeup Module (AWU)

                                                For More Information On This Product,
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                                 Auto Wakeup Module (AWU)

                                 4.6.1 Port A I/O Register

                                                    The port A data register (PTA) contains a data latch for the state of the AWU
                                                    interrupt request, in addition to the data latches for port A.

                                                    Address: $0000           6     5             4     3      2             1   Bit 0
                                                                   Bit 7   AWUL  PTA5          PTA4  PTA3   PTA2          PTA1  PTA0

                                                       Read: 0                  0                    Unaffected by reset
                                                       Write:              = Unimplemented
                                                      Reset: 0

Freescale Semiconductor, Inc...                                            Figure 4-3. Port A Data Register (PTA)

                                                    AWUL -- Auto Wakeup Latch
                                                       This is a read-only bit which has the value of the auto wakeup interrupt request
                                                       latch. The wakeup request signal is generated internally. There is no PTA6 port
                                                       or any of the associated bits such as PTA6 data direction or pullup bits.
                                                           1 = Auto wakeup interrupt request is pending
                                                           0 = Auto wakeup interrupt request is not pending

                                             NOTE:  PTA5�PTA0 bits are not used in conjuction with the auto wakeup feature. To see
                                                    a description of these bits, see 12.2.1 Port A Data Register.

                                 4.6.2 Keyboard Status and Control Register
                                                              The keyboard status and control register (KBSCR):
                                                                  � Flags keyboard/auto wakeup interrupt requests
                                                                  � Acknowledges keyboard/auto wakeup interrupt requests
                                                                  � Masks keyboard/auto wakeup interrupt requests

                                                    Address: $001A

                                                                    Bit 7  6                5  4     3      2             1     Bit 0

                                                            Read: 0        0                0  0     KEYF   0             IMASKK MODEK

                                                            Write:                                          ACKK

                                                            Reset: 0       0                0  0     0      0             0     0

                                                                           = Unimplemented

                                                                    Figure 4-4. Keyboard Status and Control Register (KBSCR)

                                                    Bits 7�4 -- Not used
                                                       These read-only bits always read as 0s.

                                                    KEYF -- Keyboard Flag Bit
                                                       This read-only bit is set when a keyboard interrupt is pending on port A or auto
                                                       wakeup. Reset clears the KEYF bit.
                                                           1 = Keyboard/auto wakeup interrupt pending
                                                           0 = No keyboard/auto wakeup interrupt pending

                                 Data Sheet                                                          MC68HLC908QY/QT Family -- Rev. 2
                                 50
                                                                                  Auto Wakeup Module (AWU)                      MOTOROLA

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                                                  Freescale Semiconductor, Inc.

                                                                                                                         Auto Wakeup Module (AWU)
                                                                                                                                 Input/Output Registers

                                           NOTE:  ACKK -- Keyboard Acknowledge Bit
                                                     Writing a 1 to this write-only bit clears the keyboard/auto wakeup interrupt
Freescale Semiconductor, Inc...                      request on port A and auto wakeup logic. ACKK always reads as 0. Reset clears
                                                     ACKK.

                                                  IMASKK-- Keyboard Interrupt Mask Bit
                                                     Writing a 1 to this read/write bit prevents the output of the keyboard interrupt
                                                     mask from generating interrupt requests on port A or auto wakeup. Reset clears
                                                     the IMASKK bit.
                                                         1 = Keyboard/auto wakeup interrupt requests masked
                                                         0 = Keyboard/auto wakeup interrupt requests not masked

                                                  MODEK is not used in conjuction with the auto wakeup feature. To see a
                                                  description of this bit, see 9.7.1 Keyboard Status and Control Register.

                                 4.6.3 Keyboard Interrupt Enable Register

                                                              The keyboard interrupt enable register (KBIER) enables or disables the auto
                                                              wakeup to operate as a keyboard/auto wakeup interrupt input.

                                                  Address: $001B

                                                              Bit 7     6     5         4      3      2      1              Bit 0
                                                  Read: 0            AWUIE  KBIE5     KBIE4  KBIE3  KBIE2  KBIE1           KBIE0
                                                  Write:
                                                                                                                             0
                                                  Reset: 0           0      0         0      0      0      0

                                                                     = Unimplemented

                                                                   Figure 4-5. Keyboard Interrupt Enable Register (KBIER)

                                           NOTE:  AWUIE -- Auto Wakeup Interrupt Enable Bit
                                                     This read/write bit enables the auto wakeup interrupt input to latch interrupt
                                                     requests. Reset clears AWUIE.
                                                         1 = Auto wakeup enabled as interrupt input
                                                         0 = Auto wakeup not enabled as interrupt input

                                                  KBIE5�KBIE0 bits are not used in conjuction with the auto wakeup feature. To see
                                                  a description of these bits, see 9.7.2 Keyboard Interrupt Enable Register.

                                 MC68HLC908QY/QT Family -- Rev. 2                                                          Data Sheet
                                                                                                                                      51
                                 MOTOROLA                       Auto Wakeup Module (AWU)

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                                 Auto Wakeup Module (AWU)

Freescale Semiconductor, Inc...

                                 Data Sheet  MC68HLC908QY/QT Family -- Rev. 2
                                 52
                                                           Auto Wakeup Module (AWU)           MOTOROLA

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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                            Section 5. Configuration Register (CONFIG)

                                 5.1 Introduction

Freescale Semiconductor, Inc...                    This section describes the configuration registers (CONFIG1 and CONFIG2). The
                                                   configuration registers enable or disable the following options:

                                                      � Stop mode recovery time (32 � BUSCLKX4 cycles or
                                                           4096 � BUSCLKX4 cycles)

                                                      � STOP instruction
                                                      � Computer operating properly module (COP)
                                                      � COP reset period (COPRS): (213�24) � BUSCLKX4 or

                                                           (218�24) � BUSCLKX4
                                                      � Low-voltage inhibit (LVI) enable and trip voltage selection
                                                      � OSC option selection
                                                      � IRQ pin
                                                      � RST pin
                                                      � Auto wakeup timeout period

                                 5.2 Functional Description

                                                              The configuration registers are used in the initialization of various options. The
                                                              configuration registers can be written once after each reset. Exceptions are bits
                                                              LVDLVR and LVIRSTD which may be written at any time. Most of the configuration
                                                              register bits are cleared during reset. Since the various options affect the operation
                                                              of the microcontroller unit (MCU) it is recommended that this register be written
                                                              immediately after reset. The configuration registers are located at $001E and
                                                              $001F, and may be read at anytime.

                                                   Address: $001E

                                                                   Bit 7  6           5  4               3  2             1   Bit 0
                                                                                                                             RSTEN
                                                   Read:           IRQPUD IRQEN       R  OSCOPT1 OSCOPT0    R             R
                                                                                                                                U
                                                   Write:                                                                       0

                                                   Reset: 0               0           0  0               0  0             0

                                                   POR: 0                 0           0  0               0  0             0

                                                                   R      = Reserved     U = Unaffected

                                                                          Figure 5-1. Configuration Register 2 (CONFIG2)

                                 MC68HLC908QY/QT Family -- Rev. 2                                                            Data Sheet
                                                                                                                                        53
                                 MOTOROLA                             Configuration Register (CONFIG)

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                                 Configuration Register (CONFIG)

Freescale Semiconductor, Inc...              NOTE:  IRQPUD -- IRQ Pin Pullup Control Bit
                                                           1 = Internal pullup is disconnected
                                                           0 = Internal pullup is connected between IRQ pin and VDD

                                                    IRQEN -- IRQ Pin Function Selection Bit
                                                           1 = Interrupt request function active in pin
                                                           0 = Interrupt request function inactive in pin

                                                    OSCOPT1 and OSCOPT0 -- Selection Bits for Oscillator Option
                                                       (0, 0) Internal oscillator
                                                       (0, 1) External oscillator
                                                       (1, 0) External RC oscillator
                                                       (1, 1) External XTAL oscillator

                                                    RSTEN -- RST Pin Function Selection
                                                           1 = Reset function active in pin
                                                           0 = Reset function inactive in pin

                                                    The RSTEN bit is cleared by a power-on reset (POR) only. Other resets will leave
                                                    this bit unaffected.

                                                    Address: $001F        6  5  4  3                          2     1   Bit 0
                                                                                                          SSREC  STOP  COPD
                                                                   Bit 7  LVISTOP LVIRSTD LVIPWRD LVDLVR
                                                       Read:                                                              0
                                                                                                                          0
                                                               COPRS
                                                       Write:

                                                    Reset: 0              0  0  0  U                      0      0

                                                    POR: 0                0  0  0  0                      0      0

                                                    U = Unaffected

                                                              Figure 5-2. Configuration Register 1 (CONFIG1)

                                                    COPRS (Out of STOP Mode) -- COP Reset Period Selection Bit
                                                           1 = COP reset short cycle = (213 � 24) � BUSCLKX4
                                                           0 = COP reset long cycle = (218 � 24) � BUSCLKX4

                                                    COPRS (In STOP Mode) -- Auto Wakeup Period Selection Bit
                                                           1 = Auto wakeup short cycle = (29) � INTRCOSC
                                                           0 = Auto wakeup long cycle = (214) � INTRCOSC

                                                    LVISTOP -- LVI Enable in Stop Mode Bit
                                                       When the LVIPWRD bit is clear, setting the LVISTOP bit enables the LVI to
                                                       operate during stop mode. Reset clears LVISTOP.
                                                           1 = LVI enabled during stop mode
                                                           0 = LVI disabled during stop mode

                                 Data Sheet                                        MC68HLC908QY/QT Family -- Rev. 2
                                 54
                                                               Configuration Register (CONFIG)                         MOTOROLA

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                                                  Freescale Semiconductor, Inc.

                                                                                                                   Configuration Register (CONFIG)
                                                                                                                                  Functional Description

Freescale Semiconductor, Inc...            NOTE:  LVIRSTD -- LVI Reset Disable Bit
                                           NOTE:     LVIRSTD disables the reset signal from the LVI module. Unlike other
                                                     configuration bits, the LVIRSTD can be written at any time.
                                                         1 = LVI module resets disabled
                                                         0 = LVI module resets enabled

                                                  LVIPWRD -- LVI Power Disable Bit
                                                     LVIPWRD disables the LVI module.
                                                         1 = LVI module power disabled
                                                         0 = LVI module power enabled

                                                  LVDLVR -- Low Voltage Detect or Low Voltage Reset Mode Bit
                                                     LVDLVR selects the trip voltage of the LVI module. LVD trip voltage can be used
                                                     as a low voltage warning, while LVR will commonly be used as a reset condition.
                                                     Unlike other CONFIG bits, LVDLVR can be written multiple times after reset.
                                                         1 = LVI trip voltage level set to LVD trip voltage
                                                         0 = LVI trip voltage level set to LVR trip voltage

                                                  The LVDLVR bit is cleared by a power-on reset (POR) only. Other resets will leave
                                                  this bit unaffected.

                                                  SSREC -- Short Stop Recovery Bit
                                                     SSREC enables the CPU to exit stop mode with a delay of 32 BUSCLKX4
                                                     cycles instead of a 4096 BUSCLKX4 cycle delay.
                                                         1 = Stop mode recovery after 32 BUSCLKX4 cycles
                                                         0 = Stop mode recovery after 4096 BUSCLKX4 cycles

                                                  Exiting stop mode by an LVI reset will result in the long stop recovery.

                                                     When using the LVI during normal operation but disabling during stop mode, the
                                                     LVI will have an enable time of tEN. The system stabilization time for power-on
                                                     reset and long stop recovery (both 4096 BUSCLKX4 cycles) gives a delay
                                                     longer than the LVI enable time for these startup scenarios. There is no period
                                                     where the MCU is not protected from a low-power condition. However, when
                                                     using the short stop recovery configuration option, the 32 BUSCLKX4 delay
                                                     must be greater than the LVI's turn on time to avoid a period in startup where
                                                     the LVI is not protecting the MCU.

                                                  STOP -- STOP Instruction Enable Bit
                                                     STOP enables the STOP instruction.
                                                         1 = STOP instruction enabled
                                                         0 = STOP instruction treated as illegal opcode

                                                  COPD -- COP Disable Bit
                                                     COPD disables the COP module.
                                                         1 = COP module disabled
                                                         0 = COP module enabled

                                 MC68HLC908QY/QT Family -- Rev. 2                             Data Sheet
                                                                                                         55
                                 MOTOROLA                    Configuration Register (CONFIG)

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                                 Configuration Register (CONFIG)

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                                 Data Sheet  MC68HLC908QY/QT Family -- Rev. 2
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                                                        Configuration Register (CONFIG)       MOTOROLA

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Data Sheet -- MC68HLC908QY/QT Family

                                        Section 6. Computer Operating Properly (COP)

6.1 Introduction

                             The computer operating properly (COP) module contains a free-running counter
                             that generates a reset if allowed to overflow. The COP module helps software
                             recover from runaway code. Prevent a COP reset by clearing the COP counter
                             periodically. The COP module can be disabled through the COPD bit in the
                             configuration 1 (CONFIG1) register.

6.2 Functional Description
Freescale Semiconductor, Inc...
                                                                                       CLEAR ALL STAGESBUSCLKX412-BIT SIM COUNTER                              RESET CIRCUIT
                                                                                                          CLEAR STAGES 5�12                              RESET STATUS REGISTER
                                                                                                                                            COP TIMEOUT
                   STOP INSTRUCTION
          INTERNAL RESET SOURCES

                         COPCTL WRITE

                                            COP CLOCK

                      COPEN (FROM SIM)                           6-BIT COP COUNTER
COP DISABLE (COPD FROM CONFIG1)                                   CLEAR
                                                             COP COUNTER
                                     RESET
                           COPCTL WRITE     Figure 6-1. COP Block Diagram

                    COP RATE SELECT
             (COPRS FROM CONFIG1)

MC68HLC908QY/QT Family -- Rev. 2                                                                                                                         Data Sheet
                                                                                                                                                                    57
MOTOROLA                                             Computer Operating Properly (COP)

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                                 Computer Operating Properly (COP)

Freescale Semiconductor, Inc...              NOTE:  The COP counter is a free-running 6-bit counter preceded by the 12-bit system
                                             NOTE:  integration module (SIM) counter. If not cleared by software, the COP counter
                                                    overflows and generates an asynchronous reset after 218 � 24 or 213 � 24
                                                    BUSCLKX4 cycles; depending on the state of the COP rate select bit, COPRS, in
                                                    configuration register 1. With a 218 � 24 BUSCLKX4 cycle overflow option, the
                                                    internal 12.8-MHz oscillator gives a COP timeout period of 20.48 ms. Writing any
                                                    value to location $FFFF before an overflow occurs prevents a COP reset by
                                                    clearing the COP counter and stages 12�5 of the SIM counter.

                                                    Service the COP immediately after reset and before entering or after exiting stop
                                                    mode to guarantee the maximum time before the first COP counter overflow.

                                                    A COP reset pulls the RST pin low (if the RSTEN bit is set in the CONFIG1 register)
                                                    for 32 � BUSCLKX4 cycles and sets the COP bit in the reset status register (RSR).
                                                    See 13.8.1 SIM Reset Status Register.

                                                    Place COP clearing instructions in the main program and not in an interrupt
                                                    subroutine. Such an interrupt subroutine could keep the COP from generating a
                                                    reset even while the main program is not working properly.

                                 6.3 I/O Signals

                                                    The following paragraphs describe the signals shown in Figure 6-1.

                                 6.3.1 BUSCLKX4

                                                    BUSCLKX4 is the oscillator output signal. BUSCLKX4 frequency is equal to the
                                                    crystal frequency or the RC-oscillator frequency.

                                 6.3.2 STOP Instruction
                                                              The STOP instruction clears the SIM counter.

                                 6.3.3 COPCTL Write

                                                              Writing any value to the COP control register (COPCTL) (see 6.4 COP Control
                                                              Register) clears the COP counter and clears stages 12�5 of the SIM counter.
                                                              Reading the COP control register returns the low byte of the reset vector.

                                 6.3.4 Power-On Reset
                                                              The power-on reset (POR) circuit in the SIM clears the SIM counter
                                                              4096 � BUSCLKX4 cycles after power up.

                                 6.3.5 Internal Reset
                                                              An internal reset clears the SIM counter and the COP counter.

                                 Data Sheet                                                                 MC68HLC908QY/QT Family -- Rev. 2
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                                                             Computer Operating Properly (COP)                                    MOTOROLA

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                                                                                                                                  COP Control Register

                                 6.3.6 COPD (COP Disable)

                                                              The COPD signal reflects the state of the COP disable bit (COPD) in the
                                                              configuration register 1 (CONFIG1). See Section 5. Configuration Register
                                                              (CONFIG).

                                 6.3.7 COPRS (COP Rate Select)

                                                              The COPRS signal reflects the state of the COP rate select bit (COPRS) in the
                                                              configuration register 1 (CONFIG1). See Section 5. Configuration Register
                                                              (CONFIG).

Freescale Semiconductor, Inc...  6.4 COP Control Register

                                                              The COP control register (COPCTL) is located at address $FFFF and overlaps the
                                                              reset vector. Writing any value to $FFFF clears the COP counter and starts a new
                                                              timeout period. Reading location $FFFF returns the low byte of the reset vector.

                                                  Address: $FFFF

                                                                   Bit 7  6  5  4  3                        2        1  Bit 0

                                                  Read:                         LOW BYTE OF RESET VECTOR
                                                  Write:                            CLEAR COP COUNTER
                                                  Reset:                               Unaffected by reset

                                                                          Figure 6-2. COP Control Register (COPCTL)

                                 6.5 Interrupts

                                                  The COP does not generate CPU interrupt requests.

                                 6.6 Monitor Mode

                                                              The COP is disabled in monitor mode when VTST is present on the IRQ pin.

                                 6.7 Low-Power Modes

                                                              The WAIT and STOP instructions put the MCU in low power- consumption standby
                                                              modes.

                                 6.7.1 Wait Mode

                                                  The COP continues to operate during wait mode. To prevent a COP reset during
                                                  wait mode, periodically clear the COP counter.

                                 MC68HLC908QY/QT Family -- Rev. 2                                                       Data Sheet
                                                                                                                                   59
                                 MOTOROLA                          Computer Operating Properly (COP)

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                                 Computer Operating Properly (COP)

                                 6.7.2 Stop Mode

                                                  Stop mode turns off the BUSCLKX4 input to the COP and clears the SIM counter.
                                                  Service the COP immediately before entering or after exiting stop mode to ensure
                                                  a full COP timeout period after entering or exiting stop mode.

                                 6.8 COP Module During Break Mode

                                                              The COP is disabled during a break interrupt with monitor mode when BDCOP bit
                                                              is set in break auxiliary register (BRKAR).

Freescale Semiconductor, Inc...

                                 Data Sheet       MC68HLC908QY/QT Family -- Rev. 2
                                 60
                                                           Computer Operating Properly (COP)  MOTOROLA

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                                 Data Sheet -- MC68HLC908QY/QT Family

                                                                                  Section 7. Central Processor Unit (CPU)

Freescale Semiconductor, Inc...  7.1 Introduction

                                                              The M68HC08 CPU (central processor unit) is an enhanced and fully
                                                              object-code-compatible version of the M68HC05 CPU. The CPU08 Reference
                                                              Manual (Motorola document order number CPU08RM/AD) contains a description
                                                              of the CPU instruction set, addressing modes, and architecture.

                                 7.2 Features

                                               Features of the CPU include:
                                                  � Object code fully upward-compatible with M68HC05 Family
                                                  � 16-bit stack pointer with stack manipulation instructions
                                                  � 16-bit index register with x-register manipulation instructions
                                                  � 2-MHz CPU internal bus frequency
                                                  � 64-Kbyte program/data memory space
                                                  � 16 addressing modes
                                                  � Memory-to-memory data moves without using accumulator
                                                  � Fast 8-bit by 8-bit multiply and 16-bit by 8-bit divide instructions
                                                  � Enhanced binary-coded decimal (BCD) data handling
                                                  � Modular architecture with expandable internal bus definition for extension of
                                                       addressing range beyond 64 Kbytes
                                                  � Low-power stop and wait modes

                                 MC68HLC908QY/QT Family -- Rev. 2                         Data Sheet
                                                                                                     61
                                 MOTOROLA                   Central Processor Unit (CPU)

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                                 Central Processor Unit (CPU)

                                 7.3 CPU Registers

                                                              Figure 7-1 shows the five CPU registers. CPU registers are not part of the memory
                                                              map.

                                                                   7           0

                                                                                  ACCUMULATOR (A)

                                             15                                0
                                                           H
                                                                         X        INDEX REGISTER (H:X)
                                             15
                                                                               0
                                             15                                     STACK POINTER (SP)

Freescale Semiconductor, Inc...                                                0
                                                                                    PROGRAM COUNTER (PC)

                                                                   7           0

                                                                   V 1 1 H I N Z C CONDITION CODE REGISTER (CCR)

                                                                                                      CARRY/BORROW FLAG
                                                                                                      ZERO FLAG
                                                                                                      NEGATIVE FLAG
                                                                                                      INTERRUPT MASK
                                                                                                      HALF-CARRY FLAG
                                                                                                      TWO'S COMPLEMENT OVERFLOW FLAG

                                                                   Figure 7-1. CPU Registers

                                 7.3.1 Accumulator

                                                              The accumulator is a general-purpose 8-bit register. The CPU uses the
                                                              accumulator to hold operands and the results of arithmetic/logic operations.

                                                         Bit 7  6     5     4     3                         2  1  Bit 0
                                             Read:
                                             Write:                                    Unaffected by reset
                                             Reset:
                                                                   Figure 7-2. Accumulator (A)

                                 Data Sheet                                          MC68HLC908QY/QT Family -- Rev. 2
                                 62
                                                          Central Processor Unit (CPU)                            MOTOROLA

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                                                                                                                                                    CPU Registers

                                 7.3.2 Index Register

                                                              The 16-bit index register allows indexed addressing of a 64-Kbyte memory space.
                                                              H is the upper byte of the index register, and X is the lower byte. H:X is the
                                                              concatenated 16-bit index register.

                                                              In the indexed addressing modes, the CPU uses the contents of the index register
                                                              to determine the conditional address of the operand.

                                                              The index register can serve also as a temporary data storage location.

                                                          Bit                                                  Bit

                                                          15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Freescale Semiconductor, Inc...                   Read:

                                                  Write:

                                                  Reset: 0 0 0 0 0 0 0 0 X X X X X X X X

                                                          X = Indeterminate

                                                                             Figure 7-3. Index Register (H:X)

                                 7.3.3 Stack Pointer

                                                              The stack pointer is a 16-bit register that contains the address of the next location
                                                              on the stack. During a reset, the stack pointer is preset to $00FF. The reset stack
                                                              pointer (RSP) instruction sets the least significant byte to $FF and does not affect
                                                              the most significant byte. The stack pointer decrements as data is pushed onto the
                                                              stack and increments as data is pulled from the stack.

                                                              In the stack pointer 8-bit offset and 16-bit offset addressing modes, the stack
                                                              pointer can function as an index register to access data on the stack. The CPU
                                                              uses the contents of the stack pointer to determine the conditional address of the
                                                              operand.

                                                          Bit                                                  Bit

                                                          15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                                                  Read:

                                                  Write:

                                                  Reset: 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

                                                                             Figure 7-4. Stack Pointer (SP)

                                           NOTE:  The location of the stack is arbitrary and may be relocated anywhere in
                                                  random-access memory (RAM). Moving the SP out of page 0 ($0000 to $00FF)
                                                  frees direct address (page 0) space. For correct operation, the stack pointer must
                                                  point only to RAM locations.

                                 MC68HLC908QY/QT Family -- Rev. 2                                              Data Sheet
                                                                                                                          63
                                 MOTOROLA                              Central Processor Unit (CPU)

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                                 Central Processor Unit (CPU)

                                 7.3.4 Program Counter

                                                              The program counter is a 16-bit register that contains the address of the next
                                                              instruction or operand to be fetched.

                                                              Normally, the program counter automatically increments to the next sequential
                                                              memory location every time an instruction or operand is fetched. Jump, branch,
                                                              and interrupt operations load the program counter with an address other than that
                                                              of the next sequential location.

                                                              During reset, the program counter is loaded with the reset vector address located
                                                              at $FFFE and $FFFF. The vector address is the address of the first instruction to
                                                              be executed after exiting the reset state.

Freescale Semiconductor, Inc...                      Bit                                                                  Bit

                                                     15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                                             Read:

                                             Write:

                                             Reset:                        Loaded with vector from $FFFE and $FFFF

                                                                        Figure 7-5. Program Counter (PC)

                                 7.3.5 Condition Code Register

                                                              The 8-bit condition code register contains the interrupt mask and five flags that
                                                              indicate the results of the instruction just executed. Bits 6 and 5 are set
                                                              permanently to 1. The following paragraphs describe the functions of the condition
                                                              code register.

                                                     Bit 7              6  5  4  3              2                   1  Bit 0

                                             Read:

                                                          V             1  1  H  I              N                   Z  C

                                             Write:

                                             Reset: X                   1  1  X  1              X                   X  X

                                                     X = Indeterminate

                                                             Figure 7-6. Condition Code Register (CCR)

                                             V -- Overflow Flag
                                                The CPU sets the overflow flag when a two's complement overflow occurs. The
                                                signed branch instructions BGT, BGE, BLE, and BLT use the overflow flag.
                                                    1 = Overflow
                                                    0 = No overflow

                                 Data Sheet                                         MC68HLC908QY/QT Family -- Rev. 2
                                 64
                                                                  Central Processor Unit (CPU)                         MOTOROLA

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                                                                                                                                            CPU Registers

Freescale Semiconductor, Inc...            NOTE:  H -- Half-Carry Flag
                                                     The CPU sets the half-carry flag when a carry occurs between accumulator bits
                                                     3 and 4 during an add-without-carry (ADD) or add-with-carry (ADC) operation.
                                                     The half-carry flag is required for binary-coded decimal (BCD) arithmetic
                                                     operations. The DAA instruction uses the states of the H and C flags to
                                                     determine the appropriate correction factor.
                                                         1 = Carry between bits 3 and 4
                                                         0 = No carry between bits 3 and 4

                                                  I -- Interrupt Mask
                                                     When the interrupt mask is set, all maskable CPU interrupts are disabled. CPU
                                                     interrupts are enabled when the interrupt mask is cleared. When a CPU
                                                     interrupt occurs, the interrupt mask is set
                                                     automatically after the CPU registers are saved on the stack, but before the
                                                     interrupt vector is fetched.
                                                         1 = Interrupts disabled
                                                         0 = Interrupts enabled

                                                  To maintain M6805 Family compatibility, the upper byte of the index register (H) is
                                                  not stacked automatically. If the interrupt service routine modifies H, then the user
                                                  must stack and unstack H using the PSHH and PULH instructions.

                                                     After the I bit is cleared, the highest-priority interrupt request is serviced first.
                                                     A return-from-interrupt (RTI) instruction pulls the CPU registers from the stack
                                                     and restores the interrupt mask from the stack. After any reset, the interrupt
                                                     mask is set and can be cleared only by the clear interrupt mask software
                                                     instruction (CLI).

                                                  N -- Negative flag
                                                     The CPU sets the negative flag when an arithmetic operation, logic operation,
                                                     or data manipulation produces a negative result, setting bit 7 of the result.
                                                         1 = Negative result
                                                         0 = Non-negative result

                                                  Z -- Zero flag
                                                     The CPU sets the zero flag when an arithmetic operation, logic operation, or
                                                     data manipulation produces a result of $00.
                                                         1 = Zero result
                                                         0 = Non-zero result

                                                  C -- Carry/Borrow Flag
                                                     The CPU sets the carry/borrow flag when an addition operation produces a
                                                     carry out of bit 7 of the accumulator or when a subtraction operation requires a
                                                     borrow. Some instructions -- such as bit test and branch, shift, and rotate --
                                                     also clear or set the carry/borrow flag.
                                                         1 = Carry out of bit 7
                                                         0 = No carry out of bit 7

                                 MC68HLC908QY/QT Family -- Rev. 2                            Data Sheet
                                                                                                        65
                                 MOTOROLA                      Central Processor Unit (CPU)

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                                 Central Processor Unit (CPU)

                                 7.4 Arithmetic/Logic Unit (ALU)

                                                              The ALU performs the arithmetic and logic operations defined by the instruction
                                                              set.

                                                              Refer to the CPU08 Reference Manual (Motorola document order number
                                                              CPU08RM/AD) for a description of the instructions and addressing modes and
                                                              more detail about the architecture of the CPU.

Freescale Semiconductor, Inc...  7.5 Low-Power Modes

                                                              The WAIT and STOP instructions put the MCU in low power-consumption standby
                                                              modes.

                                 7.5.1 Wait Mode

                                                  The WAIT instruction:

                                                     � Clears the interrupt mask (I bit) in the condition code register, enabling
                                                          interrupts. After exit from wait mode by interrupt, the I bit remains clear. After
                                                          exit by reset, the I bit is set.

                                                     � Disables the CPU clock

                                 7.5.2 Stop Mode

                                                  The STOP instruction:

                                                     � Clears the interrupt mask (I bit) in the condition code register, enabling
                                                          external interrupts. After exit from stop mode by external interrupt, the I bit
                                                          remains clear. After exit by reset, the I bit is set.

                                                     � Disables the CPU clock

                                                  After exiting stop mode, the CPU clock begins running after the oscillator
                                                  stabilization delay.

                                 7.6 CPU During Break Interrupts

                                                              If a break module is present on the MCU, the CPU starts a break interrupt by:

                                                                  � Loading the instruction register with the SWI instruction

                                                                  � Loading the program counter with $FFFC:$FFFD or with $FEFC:$FEFD in
                                                                       monitor mode

                                                              The break interrupt begins after completion of the CPU instruction in progress. If
                                                              the break address register match occurs on the last cycle of a CPU instruction, the
                                                              break interrupt begins immediately.

                                                              A return-from-interrupt instruction (RTI) in the break routine ends the break
                                                              interrupt and returns the MCU to normal operation if the break interrupt has been
                                                              deasserted.

                                 Data Sheet       MC68HLC908QY/QT Family -- Rev. 2
                                 66
                                                               Central Processor Unit (CPU)   MOTOROLA

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                                                                                   Central Processor Unit (CPU)
                                                                                         Instruction Set Summary

7.7 Instruction Set Summary

                             Table 7-1 provides a summary of the M68HC08 instruction set.

             Table 7-1. Instruction Set Summary (Sheet 1 of 7)

Freescale Semiconductor, Inc...SourceOperation        Description                     Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             ModeAdd with CarryA  (A) + (M) + (C)
                                                                                                                                                     OpcodeADC #oprVH I NZC
                                                                                                                                                            OperandADC oprAdd without Carry
                                                                                                                                                                   CyclesADC oprAdd Immediate Value (Signed) to SPIMMA9 ii2
ADC opr,X    Add Immediate Value (Signed) to H:X
ADC opr,X    Logical AND                                                                            DIR       B9 dd 3
ADC ,X
ADC opr,SP   Arithmetic Shift Left                                                                  EXT       C9 hh ll 4
ADC opr,SP   (Same as LSL)
                                                                                        �           IX2       D9 ee ff 4
ADD #opr     Arithmetic Shift Right                                                                 IX1
ADD opr      Branch if Carry Bit Clear                                                                        E9 ff    3
ADD opr      Clear Bit n in M
ADD opr,X    Branch if Carry Bit Set (Same as BLO)                                                  IX        F9       2
ADD opr,X    Branch if Equal
ADD ,X                                                                                              SP1       9EE9 ff  4
ADD opr,SP
ADD opr,SP                                                                                          SP2       9ED9 ee ff 5

AIS #opr                                                                                            IMM       AB ii    2

AIX #opr                                                                                            DIR       BB dd 3

AND #opr                                                                                            EXT       CB hh ll 4
AND opr
AND opr                                                   A  (A) + (M)                  �           IX2       DB ee ff 4
AND opr,X                                                                                           IX1
AND opr,X                                           SP  (SP) + (16 � M)                                       EB ff    3
AND ,X                                              H:X  (H:X) + (16 � M)
AND opr,SP                                                                                          IX        FB       2
AND opr,SP                                                A  (A) & (M)
                                                                                                    SP1       9EEB ff  4
ASL opr
ASLA                                                                                                SP2       9EDB ee ff 5
ASLX
ASL opr,X                                                                         � � � � � � IMM             A7 ii    2
ASL ,X
ASL opr,SP                                                                        � � � � � � IMM             AF ii    2

ASR opr                                                                                             IMM       A4 ii    2
ASRA
ASRX                                                                                                DIR       B4 dd 3
ASR opr,X
ASR opr,X                                                                                           EXT       C4 hh ll 4
ASR opr,SP
                                                                                  0  �  �        �  IX2       D4 ee ff 4
BCC rel                                                                                             IX1
                                                                                                              E4 ff    3
BCLR n, opr
                                                                                                    IX        F4       2
BCS rel
                                                                                                    SP1       9EE4 ff  4
BEQ rel
                                                                                                    SP2       9ED4 ee ff 5

                                                                                                    DIR       38 dd 4

                                                                                                    INH       48       1

                                                    C                         0      �  �           INH       58       1
                                                           b7         b0                            IX1
                                                                                                              68 ff    4

                                                                                                    IX        78       3

                                                                                                    SP1       9E68 ff  5

                                                                                                    DIR       37 dd 4

                                                                                                    INH       47       1

                                                                          C          �  �           INH       57       1
                                                                                                    IX1
                                                    b7                b0                                      67 ff    4

                                                                                                    IX        77       3

                                                                                                    SP1       9E67 ff  5

                                                    PC  (PC) + 2 + rel ? (C) = 0  � � � � � � REL             24 rr    3

                                                                                                    DIR (b0) 11 dd 4

                                                                                                    DIR (b1) 13 dd 4

                                                                                                    DIR (b2) 15 dd 4

                                                               Mn  0              �  �  �  �  �  �  DIR (b3)  17  dd   4
                                                                                                    DIR (b4)  19  dd   4

                                                                                                    DIR (b5) 1B dd 4

                                                                                                    DIR (b6) 1D dd 4

                                                                                                    DIR (b7) 1F dd 4

                                                    PC  (PC) + 2 + rel ? (C) = 1  � � � � � � REL             25 rr    3
                                                    PC  (PC) + 2 + rel ? (Z) = 1
                                                                                  � � � � � � REL             27 rr    3

MC68HLC908QY/QT Family -- Rev. 2                                                                                  Data Sheet
                                                                                                                             67
MOTOROLA                  Central Processor Unit (CPU)

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Central Processor Unit (CPU)

                              Table 7-1. Instruction Set Summary (Sheet 2 of 7)

Freescale Semiconductor, Inc...SourceOperation  Description                           Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             Mode
                                                                                                                                                     OpcodeVH I NZC
                                                                                                                                                            Operand
                                                                                                                                                                   CyclesBGE oprBranch if Greater Than or Equal ToPC  (PC) + 2 + rel ? (N  V) = 0� � � � � � REL90 rr3
            (Signed Operands)

BGT opr     Branch if Greater Than (Signed      PC  (PC) + 2 + rel ? (Z) | (N  V) = 0 � � � � � � REL        92 rr     3
            Operands)

BHCC rel    Branch if Half Carry Bit Clear      PC  (PC) + 2 + rel ? (H) = 0     � � � � � � REL             28 rr     3

BHCS rel    Branch if Half Carry Bit Set        PC  (PC) + 2 + rel ? (H) = 1     � � � � � � REL             29 rr 3

BHI rel     Branch if Higher                    PC  (PC) + 2 + rel ? (C) | (Z) = 0 � � � � � � REL           22 rr     3

BHS rel     Branch if Higher or Same            PC  (PC) + 2 + rel ? (C) = 0     � � � � � � REL             24 rr     3
            (Same as BCC)

BIH rel     Branch if IRQ Pin High              PC  (PC) + 2 + rel ? IRQ = 1     � � � � � � REL             2F rr     3

BIL rel     Branch if IRQ Pin Low               PC  (PC) + 2 + rel ? IRQ = 0     � � � � � � REL             2E rr     3

BIT #opr                                                                                           IMM       A5 ii     2
BIT opr
BIT opr                                                                                            DIR       B5 dd 3
BIT opr,X
BIT opr,X                                                                                          EXT       C5 hh ll 4
BIT ,X
BIT opr,SP  Bit Test                            (A) & (M)                        0  �  �        �  IX2       D5 ee ff 4
BIT opr,SP                                                                                         IX1
                                                                                                             E5 ff     3

                                                                                                   IX        F5        2

                                                                                                   SP1       9EE5 ff   4

                                                                                                   SP2       9ED5 ee ff 5

BLE opr     Branch if Less Than or Equal To     PC  (PC) + 2 + rel ? (Z) | (N  V) = 1 � � � � � � REL        93 rr     3
            (Signed Operands)

BLO rel     Branch if Lower (Same as BCS)       PC  (PC) + 2 + rel ? (C) = 1     � � � � � � REL             25 rr     3

BLS rel     Branch if Lower or Same             PC  (PC) + 2 + rel ? (C) | (Z) = 1 � � � � � � REL           23 rr     3

BLT opr     Branch if Less Than (Signed Operands) PC  (PC) + 2 + rel ? (N  V) =1 � � � � � � REL             91 rr     3

BMC rel     Branch if Interrupt Mask Clear      PC  (PC) + 2 + rel ? (I) = 0     � � � � � � REL             2C rr     3

BMI rel     Branch if Minus                     PC  (PC) + 2 + rel ? (N) = 1     � � � � � � REL             2B rr     3

BMS rel     Branch if Interrupt Mask Set        PC  (PC) + 2 + rel ? (I) = 1     � � � � � � REL             2D rr     3

BNE rel     Branch if Not Equal                 PC  (PC) + 2 + rel ? (Z) = 0     � � � � � � REL             26 rr     3

BPL rel     Branch if Plus                      PC  (PC) + 2 + rel ? (N) = 0     � � � � � � REL             2A rr     3

BRA rel     Branch Always                       PC  (PC) + 2 + rel               � � � � � � REL             20 rr     3

                                                                                                   DIR (b0) 01 dd rr 5

                                                                                                   DIR (b1) 03 dd rr 5

                                                                                                   DIR (b2) 05 dd rr 5

BRCLR n,opr,rel Branch if Bit n in M Clear      PC  (PC) + 3 + rel ? (Mn) = 0    �  �  �  �  �     DIR (b3)  07 dd rr  5
                                                                                                   DIR (b4)  09 dd rr  5

                                                                                                   DIR (b5) 0B dd rr 5

                                                                                                   DIR (b6) 0D dd rr 5

                                                                                                   DIR (b7) 0F dd rr 5

BRN rel     Branch Never                        PC  (PC) + 2                     � � � � � � REL             21 rr     3

Data Sheet                                                                          MC68HLC908QY/QT Family -- Rev. 2
68
                                                 Central Processor Unit (CPU)                                MOTOROLA

                                    For More Information On This Product,
                                                Go to: www.freescale.com
                                       Freescale Semiconductor, Inc.

                                                                                                             Central Processor Unit (CPU)
                                                                                                                   Instruction Set Summary

                                  Table 7-1. Instruction Set Summary (Sheet 3 of 7)

Freescale Semiconductor, Inc...SourceOperation  Description                                Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             Mode
                                                                                                                                                     OpcodeVH I NZC
                                                                                                                                                            Operand
                                                                                                                                                                   CyclesDIR (b0) 00 dd rr 5

                                                                                                        DIR (b1) 02 dd rr 5

                                                                                                        DIR (b2) 04 dd rr 5

BRSET n,opr,rel Branch if Bit n in M Set        PC  (PC) + 3 + rel ? (Mn) = 1         �  �  �  �  �     DIR (b3)   06 dd rr                                              5
                                                                                                        DIR (b4)   08 dd rr                                              5

                                                                                                        DIR (b5) 0A dd rr 5

                                                                                                        DIR (b6) 0C dd rr 5

                                                                                                        DIR (b7) 0E dd rr 5

                                                                                                        DIR (b0) 10 dd 4

                                                                                                        DIR (b1) 12 dd 4

                                                                                                        DIR (b2) 14 dd 4

BSET n,opr       Set Bit n in M                 Mn  1                                 �  �  �  �  �  �  DIR (b3)   16  dd                                                4
                                                                                                        DIR (b4)   18  dd                                                4

                                                                                                        DIR (b5) 1A dd 4

                                                                                                        DIR (b6) 1C dd 4

                                                                                                        DIR (b7) 1E dd 4

BSR rel          Branch to Subroutine           PC  (PC) + 2; push (PCL)              � � � � � � REL              AD rr                                                 4
                                                SP  (SP) � 1; push (PCH)

                                                        SP  (SP) � 1
                                                       PC  (PC) + rel

CBEQ opr,rel                                    PC  (PC) + 3 + rel ? (A) � (M) = $00                    DIR        31 dd rr 5

CBEQA #opr,rel                                  PC  (PC) + 3 + rel ? (A) � (M) = $00                    IMM        41 ii rr 4

CBEQX #opr,rel   Compare and Branch if Equal    PC  (PC) + 3 + rel ? (X) � (M) = $00  �  �  �  ��    �  IMM        51 ii rr 4
CBEQ opr,X+,rel                                 PC  (PC) + 3 + rel ? (A) � (M) = $00                    IX1+
                                                                                                                   61 ff rr 5

CBEQ X+,rel                                     PC  (PC) + 2 + rel ? (A) � (M) = $00                    IX+        71 rr                                                 4

CBEQ opr,SP,rel                                 PC  (PC) + 4 + rel ? (A) � (M) = $00                    SP1        9E61 ff rr 6

CLC              Clear Carry Bit                C0                                    � � � � � 0 INH              98                                                    1

CLI              Clear Interrupt Mask           I0                                    � � 0 � � � INH              9A                                                    2

CLR opr                                         M  $00                                                        DIR  3F dd 3
CLRA                                            A  $00                                                        INH
CLRX                                            X  $00                                                        INH  4F                                                    1
CLRH                                            H  $00                                0 � � 0 1 � INH
CLR opr,X                                       M  $00                                                        IX1  5F                                                    1
CLR ,X                                          M  $00                                                        IX
CLR opr,SP       Clear                          M  $00                                                        SP1  8C                                                    1

                                                                                                                   6F ff                                                 3

                                                                                                                   7F                                                    2

                                                                                                                   9E6F ff                                               4

CMP #opr                                                                                                IMM        A1 ii                                                 2
CMP opr
CMP opr                                                                                                 DIR        B1 dd 3
CMP opr,X
CMP opr,X                                                                                               EXT        C1 hh ll 4
CMP ,X
CMP opr,SP       Compare A with M               (A) � (M)                                �  �           IX2        D1 ee ff 4
CMP opr,SP                                                                                              IX1
                                                                                                                   E1 ff                                                 3

                                                                                                        IX         F1                                                    2

                                                                                                        SP1        9EE1 ff                                               4

                                                                                                        SP2        9ED1 ee ff 5

COM opr                                         M  (M) = $FF � (M)                                      DIR        33 dd 4
COMA                                            A  (A) = $FF � (M)
COMX                                            X  (X) = $FF � (M)                                      INH        43        1
COM opr,X                                       M  (M) = $FF � (M)
COM ,X           Complement (One's Complement)  M  (M) = $FF � (M)                    0  �  �        1  INH        53        1
COM opr,SP                                      M  (M) = $FF � (M)                                      IX1
                                                                                                                   63 ff     4

                                                                                                        IX         73        3

                                                                                                        SP1        9E63 ff   5

CPHX #opr        Compare H:X with M             (H:X) � (M:M + 1)                        �  �           IMM        65 ii ii+1 3
CPHX opr                                                                                                DIR        75 dd 4

MC68HLC908QY/QT Family -- Rev. 2                                                                                       Data Sheet
                                                                                                                                  69
MOTOROLA                                               Central Processor Unit (CPU)

                                          For More Information On This Product,
                                                      Go to: www.freescale.com
                              Freescale Semiconductor, Inc.
Central Processor Unit (CPU)

                                Table 7-1. Instruction Set Summary (Sheet 4 of 7)

Freescale Semiconductor, Inc...SourceOperationDescription                            Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             Mode
                                                                                                                                                     OpcodeVH I NZC
                                                                                                                                                            Operand
                                                                                                                                                                   CyclesCPX #oprIMMA3 ii2
CPX opr
CPX opr                                                                                         DIR          B3 dd 3
CPX ,X
CPX opr,X                                                                                       EXT          C3 hh ll 4
CPX opr,X
CPX opr,SP       Compare X with M       (X) � (M)                                  �  �         IX2          D3 ee ff 4
CPX opr,SP                                                                                      IX1
                                                                                                             E3 ff       3

                                                                                                IX           F3          2

                                                                                                SP1          9EE3 ff     4

                                                                                                SP2          9ED3 ee ff 5

DAA              Decimal Adjust A       (A)10                                   U � �    INH                 72          2

                                        A  (A) � 1 or M  (M) � 1 or X  (X) � 1                                                                                           5
                                                                                                                                                                         3
DBNZ opr,rel                            PC  (PC) + 3 + rel ? (result)  0                        DIR           3B dd rr                                                   3
                                                                                                              4B rr                                                      5
DBNZA rel                               PC  (PC) + 2 + rel ? (result)  0                        INH           5B rr                                                      4
                                                                                                              6B ff rr                                                   6
DBNZX rel        Decrement and Branch if Not Zero PC  (PC) + 2 + rel ? (result)  0 � � � � � � INH            7B rr
                                                                                                             9E6B ff rr
DBNZ opr,X,rel                          PC  (PC) + 3 + rel ? (result)  0                        IX1

DBNZ X,rel                              PC  (PC) + 2 + rel ? (result)  0                        IX

DBNZ opr,SP,rel                         PC  (PC) + 4 + rel ? (result)  0                        SP1

DEC opr                                 M  (M) � 1                                              DIR          3A dd 4
DECA                                    A  (A) � 1
DECX                                    X  (X) � 1                                              INH          4A                                                          1
DEC opr,X                               M  (M) � 1
DEC ,X           Decrement              M  (M) � 1                                 �  �      �  INH          5A                                                          1
DEC opr,SP                              M  (M) � 1                                              IX1
                                                                                                             6A ff                                                       4

                                                                                                IX           7A                                                          3

                                                                                                SP1          9E6A ff                                                     5

DIV              Divide                  A  (H:A)/(X)                           � � � �   INH                52                                                          7
                                        H  Remainder

EOR #opr                                                                                        IMM          A8 ii       2
EOR opr
EOR opr                                                                                         DIR          B8 dd 3
EOR opr,X
EOR opr,X                                                                                       EXT          C8 hh ll 4
EOR ,X
EOR opr,SP       Exclusive OR M with A  A  (A  M)                               0  �  �      �  IX2          D8 ee ff 4
EOR opr,SP                                                                                      IX1
                                                                                                             E8 ff       3

                                                                                                IX           F8          2

                                                                                                SP1          9EE8 ff     4

                                                                                                SP2          9ED8 ee ff 5

INC opr                                 M  (M) + 1                                              DIR          3C dd 4
INCA                                    A  (A) + 1
INCX                                    X  (X) + 1                                              INH          4C          1
INC opr,X                               M  (M) + 1
INC ,X           Increment              M  (M) + 1                                 �  �      �  INH          5C          1
INC opr,SP                              M  (M) + 1                                              IX1
                                                                                                             6C ff       4

                                                                                                IX           7C          3

                                                                                                SP1          9E6C ff     5

JMP opr                                                                                                 DIR  BC dd 2
JMP opr                                                                                                 EXT
JMP opr,X                                                                       � � � � � � IX2              CC hh ll 3
JMP opr,X                                                                                               IX1
JMP ,X           Jump                   PC  Jump Address                                                IX   DC ee ff 4

                                                                                                             EC ff       3

                                                                                                             FC          2

JSR opr                                 PC  (PC) + n (n = 1, 2, or 3)                                   DIR  BD dd 4
JSR opr                                  Push (PCL); SP  (SP) � 1                                       EXT
JSR opr,X                                Push (PCH); SP  (SP) � 1               � � � � � � IX2              CD hh ll 5
JSR opr,X                               PC  Unconditional Address                                       IX1
JSR ,X           Jump to Subroutine                                                                     IX   DD ee ff 6

                                                                                                             ED ff       5

                                                                                                             FD          4

LDA #opr                                                                                        IMM          A6 ii       2
LDA opr
LDA opr                                                                                         DIR          B6 dd 3
LDA opr,X
LDA opr,X                                                                                       EXT          C6 hh ll 4
LDA ,X
LDA opr,SP       Load A from M          A  (M)                                  0  �  �      �  IX2          D6 ee ff 4
LDA opr,SP                                                                                      IX1
                                                                                                             E6 ff       3

                                                                                                IX           F6          2

                                                                                                SP1          9EE6 ff     4

                                                                                                SP2          9ED6 ee ff 5

Data Sheet                                                                         MC68HLC908QY/QT Family -- Rev. 2
70
                                                     Central Processor Unit (CPU)                            MOTOROLA

                                        For More Information On This Product,
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              Freescale Semiconductor, Inc.

                                                                                    Central Processor Unit (CPU)
                                                                                          Instruction Set Summary

              Table 7-1. Instruction Set Summary (Sheet 5 of 7)

Freescale Semiconductor, Inc...SourceOperationDescription                  Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             ModeH:X  (M:M + 1)
                                                                                                                                                     OpcodeX  (M)VH I NZC
                                                                                                                                                            Operand
                                                                                                                                                                   CyclesLDHX #oprLoad H:X from M0���IMM45 ii jj 3
LDHX opr                                                                                DIR   55 dd 4
              Load X from M
LDX #opr                                                                                IMM   AE ii    2
LDX opr       Logical Shift Left
LDX opr       (Same as ASL)                                                             DIR   BE dd 3
LDX opr,X
LDX opr,X     Logical Shift Right                                                       EXT   CE hh ll 4
LDX ,X
LDX opr,SP    Move                                                     0  �  �       �  IX2   DE ee ff 4
LDX opr,SP    Unsigned multiply                                                         IX1
              Negate (Two's Complement)                                                       EE ff    3
LSL opr       No Operation
LSLA          Nibble Swap A                                                             IX    FE       2
LSLX
LSL opr,X     Inclusive OR A and M                                                      SP1   9EEE ff  4
LSL ,X
LSL opr,SP    Push A onto Stack                                                         SP2   9EDE ee ff 5
              Push H onto Stack
LSR opr       Push X onto Stack                                                         DIR   38 dd 4
LSRA          Pull A from Stack
LSRX          Pull H from Stack                                                         INH   48       1
LSR opr,X     Pull X from Stack
LSR ,X                                   C                  0             �  �          INH   58       1
LSR opr,SP                                      b7  b0                                  IX1
                                                                                              68 ff    4
MOV opr,opr
MOV opr,X+                                                                              IX    78       3
MOV #opr,opr
MOV X+,opr                                                                              SP1   9E68 ff  5

MUL                                                                                     DIR   34 dd 4

NEG opr                                                                                 INH   44       1
NEGA
NEGX                                     0                  C             �  �  0       INH   54       1
NEG opr,X                                       b7  b0                                  IX1
NEG ,X                                                                                        64 ff    4
NEG opr,SP
                                                                                        IX    74       3
NOP
                                                                                        SP1   9E64 ff  5
NSA
                                            (M)Destination  (M)Source                   DD    4E dd dd 5
ORA #opr                                                                                      5E dd 4
ORA opr                                  H:X  (H:X) + 1 (IX+D, DIX+)   0  �  �       �  DIX+  6E ii dd 4
ORA opr                                                                                 IMD   7E dd 4
ORA opr,X                                         X:A  (X) � (A)
ORA opr,X                                                                               IX+D
ORA ,X                                        M  �(M) = $00 � (M)
ORA opr,SP                                    A  �(A) = $00 � (A)      � 0 � � � 0 INH        42       5
ORA opr,SP                                    X  �(X) = $00 � (X)
                                              M  �(M) = $00 � (M)                       DIR   30 dd 4
PSHA                                          M  �(M) = $00 � (M)
                                                                                        INH   40       1
PSHH                                                     None
                                                                          �  �          INH   50       1
PSHX                                            A  (A[3:0]:A[7:4])                      IX1
                                                                                              60 ff    4
PULA
                                                                                        IX    70       3
PULH
                                                                                        SP1   9E60 ff  5
PULX
                                                                       � � � � � � INH        9D       1

                                                                       � � � � � � INH        62       3

                                                                                        IMM   AA ii    2

                                                                                        DIR   BA dd 3

                                                                                        EXT   CA hh ll 4

                                         A  (A) | (M)                  0  �  �       �  IX2   DA ee ff 4
                                                                                        IX1
                                                                                              EA ff    3

                                                                                        IX    FA       2

                                                                                        SP1   9EEA ff  4

                                                                                        SP2   9EDA ee ff 5

                                         Push (A); SP  (SP) � 1        � � � � � � INH        87       2
                                         Push (H); SP  (SP) � 1
                                         Push (X); SP  (SP) � 1        � � � � � � INH        8B       2
                                         SP  (SP + 1); Pull (A)
                                         SP  (SP + 1); Pull (H)        � � � � � � INH        89       2
                                         SP  (SP + 1); Pull (X)
                                                                       � � � � � � INH        86       2

                                                                       � � � � � � INH        8A       2

                                                                       � � � � � � INH        88       2

MC68HLC908QY/QT Family -- Rev. 2                                                                  Data Sheet
                                                                                                             71
MOTOROLA                   Central Processor Unit (CPU)

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                              Freescale Semiconductor, Inc.
Central Processor Unit (CPU)

            Table 7-1. Instruction Set Summary (Sheet 6 of 7)

Freescale Semiconductor, Inc...SourceOperation   Description              Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             ModeRotate Left through Carry
                                                                                                                                                     OpcodeROL oprVH I NZC
                                                                                                                                                            OperandROLARotate Right through Carry
                                                                                                                                                                   CyclesROLXReset Stack PointerDIR39 dd 4
ROL opr,X   Return from Interrupt
ROL ,X      Return from Subroutine                                                   INH            49       1
ROL opr,SP  Subtract with Carry
            Set Carry Bit                    C                           �  �        INH            59       1
ROR opr     Set Interrupt Mask                                                       IX1
RORA        Store A in M                         b7            b0                                   69 ff    4
RORX        Store H:X in M
ROR opr,X   Enable IRQ Pin; Stop Oscillator                                          IX             79       3
ROR ,X      Store X in M
ROR opr,SP                                                                           SP1            9E69 ff  5
            Subtract
RSP                                                                                  DIR            36 dd 4

RTI                                                                                  INH            46       1

RTS                                                            C         �  �        INH            56       1
                                                                                     IX1
SBC #opr                                     b7      b0                                             66 ff    4
SBC opr
SBC opr                                                                              IX             76       3
SBC opr,X
SBC opr,X                                                                            SP1            9E66 ff  5
SBC ,X
SBC opr,SP                                              SP  $FF        � � � � � � INH              9C       1
SBC opr,SP
                                             SP  (SP) + 1; Pull (CCR)        INH                    80       7
SEC                                            SP  (SP) + 1; Pull (A)
                                               SP  (SP) + 1; Pull (X)  � � � � � � INH              81       4
SEI
                                             SP  (SP) + 1; Pull (PCH)
STA opr                                      SP  (SP) + 1; Pull (PCL)
STA opr
STA opr,X                                     SP  SP + 1; Pull (PCH)
STA opr,X                                     SP  SP + 1; Pull (PCL)
STA ,X
STA opr,SP                                                                           IMM            A2 ii    2
STA opr,SP
                                                                                     DIR            B2 dd 3
STHX opr
                                                                                     EXT            C2 hh ll 4
STOP
                                                A  (A) � (M) � (C)       �  �        IX2            D2 ee ff 4
STX opr                                                                              IX1
STX opr                                                                                             E2 ff    3
STX opr,X
STX opr,X                                                                            IX             F2       2
STX ,X
STX opr,SP                                                                           SP1            9EE2 ff  4
STX opr,SP
                                                                                     SP2            9ED2 ee ff 5
SUB #opr
SUB opr                                                C1              � � � � � 1 INH              99       1
SUB opr                                                I1
SUB opr,X                                                              � � 1 � � � INH              9B       2
SUB opr,X                                            M  (A)
SUB ,X                                                                                         DIR  B7 dd 3
SUB opr,SP                                    (M:M + 1)  (H:X)                                 EXT
SUB opr,SP                                   I  0; Stop Oscillator                             IX2  C7 hh ll 4
                                                                       0 � �   � IX1
                                                     M  (X)                                    IX   D7 ee ff 4
                                                                                               SP1
                                                                                               SP2  E7 ff    3

                                                                       0 � �   � DIR                F7       2

                                                                                                    9EE7 ff  4

                                                                                                    9ED7 ee ff 5

                                                                                                    35 dd 4

                                                                       � � 0 � � � INH              8E       1

                                                                                               DIR  BF dd 3
                                                                                               EXT
                                                                                               IX2  CF hh ll 4
                                                                       0 � �   � IX1
                                                                                               IX   DF ee ff 4
                                                                                               SP1
                                                                                               SP2  EF ff    3

                                                                                                    FF       2

                                                                                                    9EEF ff  4

                                                                                                    9EDF ee ff 5

                                                                                     IMM            A0 ii    2

                                                                                     DIR            B0 dd 3

                                                                                     EXT            C0 hh ll 4

                                                 A  (A) � (M)            �  �        IX2            D0 ee ff 4
                                                                                     IX1
                                                                                                    E0 ff    3

                                                                                     IX             F0       2

                                                                                     SP1            9EE0 ff  4

                                                                                     SP2            9ED0 ee ff 5

Data Sheet                                                               MC68HLC908QY/QT Family -- Rev. 2
72
                         Central Processor Unit (CPU)                                               MOTOROLA

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                                Freescale Semiconductor, Inc.

                                                                                                      Central Processor Unit (CPU)
                                                                                                                            Opcode Map

                             Table 7-1. Instruction Set Summary (Sheet 7 of 7)

Freescale Semiconductor, Inc...SourceOperationDescription                              Effect
                                                                                                                                          AddressFormon CCR
                                                                                                                                             Mode
                                                                                                                                                     OpcodeVH I NZC
                                                                                                                                                            Operand
                                                                                                                                                                   CyclesPC  (PC) + 1; Push (PCL)

                                             SP  (SP) � 1; Push (PCH)

                                             SP  (SP) � 1; Push (X)

SWI         Software Interrupt                 SP  (SP) � 1; Push (A)             � � 1 � � � INH      83                    9
                                             SP  (SP) � 1; Push (CCR)

                                             SP  (SP) � 1; I  1

                                             PCH  Interrupt Vector High Byte

                                             PCL  Interrupt Vector Low Byte

TAP         Transfer A to CCR                CCR  (A)                                   INH            84                    2

TAX         Transfer A to X                  X  (A)                               � � � � � � INH      97                    1

TPA         Transfer CCR to A                A  (CCR)                             � � � � � � INH      85                    1

TST opr                                                                                           DIR  3D dd 3
TSTA
TSTX                                                                                              INH  4D                    1
TST opr,X
TST ,X      Test for Negative or Zero        (A) � $00 or (X) � $00 or (M) � $00  0  �  �      �  INH  5D                    1
TST opr,SP                                                                                        IX1
                                                                                                       6D ff                 3

                                                                                                  IX   7D                    2

                                                                                                  SP1  9E6D ff               4

TSX         Transfer SP to H:X               H:X  (SP) + 1                        � � � � � � INH      95                    2

TXA         Transfer X to A                  A  (X)                               � � � � � � INH      9F                    1

TXS         Transfer H:X to SP               (SP)  (H:X) � 1                      � � � � � � INH      94                    2

A      Accumulator                                                          n Any bit
C      Carry/borrow bit                                                     opr Operand (one or two bytes)
CCR    Condition code register                                              PC Program counter
dd     Direct address of operand                                            PCH Program counter high byte
dd rr  Direct address of operand and relative offset of branch instruction  PCL Program counter low byte
DD     Direct to direct addressing mode                                     REL Relative addressing mode
DIR    Direct addressing mode                                               rel Relative program counter offset byte
DIX+   Direct to indexed with post increment addressing mode                rr Relative program counter offset byte
ee ff  High and low bytes of offset in indexed, 16-bit offset addressing    SP1 Stack pointer, 8-bit offset addressing mode
EXT    Extended addressing mode                                             SP2 Stack pointer 16-bit offset addressing mode
ff     Offset byte in indexed, 8-bit offset addressing                      SP Stack pointer
H      Half-carry bit                                                       U Undefined
H      Index register high byte                                             V Overflow bit
hh ll  High and low bytes of operand address in extended addressing         X Index register low byte
I      Interrupt mask                                                       Z Zero bit
ii     Immediate operand byte                                               & Logical AND
IMD    Immediate source to direct destination addressing mode               | Logical OR

IMM    Immediate addressing mode                                             Logical EXCLUSIVE OR

INH    Inherent addressing mode                                             ( ) Contents of
IX     Indexed, no offset addressing mode                                   �( ) Negation (two's complement)
IX+    Indexed, no offset, post increment addressing mode                   # Immediate value

IX+D   Indexed with post increment to direct addressing mode                � Sign extend

IX1    Indexed, 8-bit offset addressing mode                                 Loaded with
IX1+   Indexed, 8-bit offset, post increment addressing mode                ? If
IX2    Indexed, 16-bit offset addressing mode                               : Concatenated with
M      Memory location                                                       Set or cleared
N      Negative bit                                                         -- Not affected

7.8 Opcode Map

                             See Table 7-2.

MC68HLC908QY/QT Family -- Rev. 2                                                                           Data Sheet
                                                                                                                      73
MOTOROLA                                     Central Processor Unit (CPU)

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       Data Sheet                                                                                                                                Table 7-2. Opcode Map                                                                                                     Freescale Semiconductor, Inc.
74                                                                                                                                                                                                                                                                     Central Processor Unit (CPU)
                                                                                      Bit Manipulation Branch                      Read-Modify-Write                           Control                                  Register/Memory

                                                                                        DIR    DIR      REL      DIR          INH  INH  IX1           SP1             IX       INH      INH      IMM     DIR       EXT  IX2     SP2      IX1      SP1         IX

                                                                                 MSB       0        1   2            3        4    5    6             9E6             7             8   9        A       B         C    D       9ED      E        9EE         F
                                                                            LSB
                                                                                            5        4  3            4        1    1    4                       5     3              7  3        2       3         4    4       5        3        4           2
                                                                               0      BRSET0    BSET0                                                                             RTI
                                                                               1      3 DIR    2 DIR    BRA NEG               NEGA NEGX NEG NEG NEG                            1 INH    BGE SUB SUB                SUB SUB      SUB SUB           SUB SUB
                                                                               2
                                                                               3            5        4  2 REL 2 DIR           1 INH 1 INH 2 IX1 3 SP1 1 IX                           4  2 REL 2 IMM 2 DIR          3 EXT 3 IX2  4 SP2 2 IX1       3 SP1 1 IX
                                                                               4      BRCLR0    BCLR0                                                                            RTS
                                                                               5      3 DIR    2 DIR    3            5        4    4    5                       6     4        1 INH    3        2       3         4    4       5        3        4           2
                                                                               6
                                                                               7            5        4  BRN CBEQ              CBEQA CBEQX CBEQ CBEQ CBEQ                             9  BLT CMP CMP                CMP CMP      CMP CMP           CMP CMP
                                                                               8      BRSET1    BSET1                                                                             SWI
                                                                               9      3 DIR    2 DIR    2 REL 3 DIR           3 IMM 3 IMM 3 IX1+ 4 SP1 2 IX+                   1 INH    2 REL 2 IMM 2 DIR          3 EXT 3 IX2  4 SP2 2 IX1       3 SP1 1 IX
                                                                               A
                                                                               B            5        4        3               5    7    3                                   2        2  3        2       3         4    4       5        3        4           2
                                                                               C      BRCLR1