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ISL6622IBZ-T

器件型号:ISL6622IBZ-T
器件类别:半导体    电源管理   
厂商名称:Renesas Electronics Corporation
厂商官网:
标准:
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器件描述

IC MOSFET DRVR SYNC BUCK 8-SOIC

参数
产品属性属性值
驱动配置:半桥
通道类型:同步
驱动器数:2
栅极类型:N 沟道 MOSFET
电压 - 电源:6.8 V ~ 13.2 V
逻辑电压 - VIL,VIH:-
电流 - 峰值输出(灌入,拉出):1.25A,2A
输入类型:非反相
高压侧电压 - 最大值(自举):36V
上升/下降时间(典型值):26ns,18ns
工作温度:-40°C ~ 125°C (TJ)
安装类型:表面贴装
封装/外壳:8-SOIC(0.154",3.90mm 宽)
供应商器件封装:8-SOIC

ISL6622IBZ-T器件文档内容

                                                      �                             ISL6622

                                           Data Sheet             October 30, 2008  FN6470.2

VR11.1 Compatible Synchronous                                     Features
Rectified Buck MOSFET Drivers
                                                                  � Dual MOSFET Drives for Synchronous Rectified Bridge
The ISL6622 is a high frequency MOSFET driver designed to
drive upper and lower power N-Channel MOSFETs in a                � Advanced Adaptive Zero Shoot-through Protection
synchronous rectified buck converter topology. The advanced
PWM protocol of ISL6622 is specifically designed to work          � Integrated LDO for Selectable Lower Gate Drive Voltage
with Intersil VR11.1 controllers and combined with                   (5.75V, 6.75V, 7.75V) to Optimize Light Load Efficiency
N-Channel MOSFETs, form a complete core-voltage regulator
solution for advanced microprocessors. When ISL6622               � 36V Internal Bootstrap Diode
detects a PSI protocol sent by an Intersil VR11.1 controller, it
activates Diode Emulation (DE) and Gate Voltage                   � Advanced PWM Protocol (Patent Pending) to Support PSI
Optimization Technology (GVOT) operation; otherwise, it              Mode, Diode Emulation, Three-State Operation
operates in normal Continuous Conduction Mode (CCM)
PWM mode.                                                         � Diode Emulation for Enhanced Light Load Efficiency

In the 8 Ld SOIC package, the ISL6622 drives the upper and        � Bootstrap Capacitor Overcharging Prevention
lower gates to VCC during normal PWM mode, while the
lower gate drops down to a fixed 5.75V (typically) during PSI     � Supports High Switching Frequency
mode. The 10 Ld DFN part offers more flexibility: the upper          - 3A Sinking Current Capability
gate can be driven from 5V to 12V via the UVCC pin, while the        - Fast Rise/Fall Times and Low Propagation Delays
lower gate has a resistor-selectable drive voltage of 5.75V,
6.75V, and 7.75V (typically) during PSI mode. This provides       � Integrated High-Side Gate-to-Source Resistor to Prevent
the flexibility necessary to optimize applications involving         from Self Turn-On due to High Input Bus dV/dt
trade-offs between gate charge and conduction losses.
                                                                  � Pre-POR Overvoltage Protection for Start-up and
To further enhance light load efficiency, the ISL6622 enables        Shutdown
diode emulation operation during PSI mode. This allows
Discontinuous Conduction Mode (DCM) by detecting when             � Power Rails Undervoltage Protection
the inductor current reaches zero and subsequently turning
off the low side MOSFET to prevent it from sinking current.       � Expandable Bottom Copper Pad for Enhanced Heat
                                                                     Sinking
An advanced adaptive shoot-through protection is integrated
to prevent both the upper and lower MOSFETs from                  � Dual Flat No-Lead (DFN) Package
conducting simultaneously and to minimize dead time. The             - Near Chip-Scale Package Footprint; Improves PCB
ISL6622 has a 20k integrated high-side gate-to-source                   Efficiency and Thinner in Profile
resistor to prevent self turn-on due to high input bus dV/dt.
This driver also has an overvoltage protection feature            � Pb-Free (RoHS Compliant)
operational while VCC is below the POR threshold: the
PHASE node is connected to the gate of the low side               Applications
MOSFET (LGATE) via a 10k resistor, limiting the output
voltage of the converter close to the gate threshold of the low   � High Light Load Efficiency Voltage Regulators
side MOSFET, dependent on the current being shunted,
which provides some protection to the load should the upper       � Core Regulators for Advanced Microprocessors
MOSFET(s) become shorted.
                                                                  � High Current DC/DC Converters

                                                                  � High Frequency and High Efficiency VRM and VRD

                                                                  Related Literature

                                                                  � Technical Brief TB363 "Guidelines for Handling and
                                                                     Processing Moisture Sensitive Surface Mount Devices
                                                                     (SMDs)"

                                                                  � Technical Brief TB417 "Designing Stable Compensation
                                                                     Networks for Single Phase Voltage Mode Buck
                                                                     Regulators" for Power Train Design, Layout Guidelines,
                                                                     and Feedback Compensation Design

1  CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

   1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                                                  Copyright Intersil Americas Inc. 2008. All Rights Reserved

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                                                                              ISL6622

Ordering Information

PART NUMBER                                                PART               TEMP. RANGE                   PACKAGE                  PKG.
      (Note)                                            MARKING                      (�C)                   (Pb-Free)               DWG. #

ISL6622CBZ*                                       6622 CBZ                    0 to +70          8 Ld SOIC                           M8.15

ISL6622CRZ*                                       622Z                        0 to +70          10 Ld 3x3 DFN                       L10.3x3

ISL6622IBZ*                                       6622IBZ                     -40 to +85        8 Ld SOIC                           M8.15

ISL6622IRZ*                                       622I                        -40 to +85        10 Ld 3x3 DFN                       L10.3x3

*Add "-T" suffix for tape and reel. Please refer to TB347 for details on reel specifications.
NOTE: These Intersil Pb-free plastic packaged products employ special Pb-free material sets, molding compounds/die attach materials, and 100%
matte tin plate plus anneal (e3 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations). Intersil
Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020..

Pinouts

                         ISL6622                                                                                 ISL6622
                       (8 LD SOIC)                                                                          (10 LD 3x3 DFN)
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                                                                                                                TOP VIEW

             UGATE 1                                    8 PHASE                                  UGATE 1       GND                  10 PHASE
              BOOT 2                                    7 VCC                                      BOOT 2                           9 VCC
               PWM 3                                    6 LVCC                                                                      8 UVCC
                GND 4                                   5 LGATE                                 GD_SEL 3                            7 LVCC
                                                                                                    PWM 4                           6 LGATE
                                                                                                     GND 5

Block Diagrams                                                                         ISL6622                               BOOT
                                                                                                                             UGATE
                                            UVCC               LDO                                         20k
                                        GD_SEL
                                                                                                                             PHASE
                       VCC                        +5V                   LVCC      SHOOT-                       10k
                       PWM                                                      THROUGH
                                                        11.2k                 PROTECTION                                      LVCC

                                                                 POR/                                                        LGATE
                                                                                                                             GND
                                                               CONTROL

                                                        9.6k     LOGIC

                                                                 UVCC = VCC FOR SOIC
                                                                 LVCC = 5.75V (TYPICALLY) @ 50mA FOR SOIC

                       2                                                                                                                      FN6470.2

                                                                                                                                    October 30, 2008
                                             ISL6622

Typical Application Circuit

                                       +12V                                                 VIN
                                                                   BOOT

                                             LVCC

                             +5V             VCC                   UGATE
                                             PWM                   PHASE
                                                          ISL6622
                                                          DRIVER   LGATE
                                                                   GND
            FB      COMP VCC DAC

                                  REF

            VDIFF

            VSEN              PWM1           +12V                                           VIN
            RGND             ISEN1-                 PVCC           BOOT
            EN_VTT           ISEN1+
       VTT
VR_RDY              ISL6334                  VCC          ISL6612  UGATE
                                             PWM          DRIVER   PHASE
      VID7
      VID6                    PWM2                                 LGATE
      VID5                   ISEN2-                                GND
      VID4                   ISEN2+
      VID3                                   +12V                                           VIN
      VID2                    PWM3                  PVCC           BOOT
      VID1                   ISEN3-
      VID0                   ISEN3+          VCC                   UGATE                                �P
       PSI                                   PWM                   PHASE                              LOAD

VR_FAN                                                             LGATE                                   FN6470.2
VR_HOT                                                             GND                           October 30, 2008

   VIN

                                                          ISL6612
                                                          DRIVER

            EN_PWR

            GND              PWM4
            IMON             ISEN4-
            TCOMP            ISEN4+

                 TM OFS FS SS                +12V                                           VIN
                                                    PVCC           BOOT

+5V         +5V

            NTC                              VCC          ISL6612  UGATE
                                             PWM          DRIVER   PHASE

                                                                   LGATE
                                                                   GND

                    3
                                                           ISL6622

Absolute Maximum Ratings                                                             Thermal Information

Supply Voltage (VCC, UVCC) . . . . . . . . . . . . . . . . . . . . . . . . . . .15V  Thermal Resistance                                       JA (�C/W) JC (�C/W)

BOOT Voltage (VBOOT-GND). . . . . . . . . . . . . . . . . . . . . . . . . . . .36V              SOIC Package (Note 1) . . . . . . . . . . . . 100            N/A
Input Voltage (VPWM) . . . . . . . . . . . . . . . . . . . . . . GND - 0.3V to 7V
UGATE. . . . . . . . . . . . . . . . . . . VPHASE - 0.3VDC to VBOOT + 0.3V                      DFN Package (Notes 2, 3) . . . . . . . . . .       48        7

          VPHASE - 3.5V (<100ns Pulse Width, 2�J) to VBOOT + 0.3V                    Maximum Junction Temperature (Plastic Package) . . . . . . . +150�C
LGATE . . . . . . . . . . . . . . . . . . . . . . .GND - 0.3VDC to VLVCC + 0.3V
                                                                                     Maximum Storage Temperature Range . . . . . . . . . .-65�C to +150�C
                  GND - 5V (<100ns Pulse Width, 2�J) to VLVCC + 0.3V
PHASE. . . . . . . . . . . . . . . . . . . . . . . . . . . . GND - 0.3VDC to 15VDC   Pb-free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . .see link below

           GND - 8V (<200ns, 10�J) to 30V (<200ns, VBOOT-GND<36V)                               http://www.intersil.com/pbfree/Pb-FreeReflow.asp

                                                                                     Recommended Operating Conditions

                                                                                     Ambient Temperature Range
                                                                                        ISL6622IBZ, ISL6622IRZ . . . . . . . . . . . . . . . . . . . .-40�C to +85�C
                                                                                        ISL6622CBZ, ISL6622CRZ . . . . . . . . . . . . . . . . . . . 0�C to +70�C

                                                                                     Maximum Operating Junction Temperature. . . . . . . . . . . . . +125�C
                                                                                     Supply Voltage

                                                                                        VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.8V to 13.2V
                                                                                        UVCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.75V to 13.2V

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product reliability and
result in failures not covered by warranty.

NOTES:

1. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
2. JA is measured in free air with the component mounted on a high effective thermal conductivity test board with "direct attach" features. See

     Tech Brief TB379.

3. For JC, the "case temp" location is the center of the exposed metal pad on the package underside.
4. Limits should be considered typical and are not production tested.

Electrical Specifications           Recommended Operating Conditions. Parameters with MIN and/or MAX limits are 100% tested at +25�C,
                                    unless otherwise specified. Temperature limits established by characterization and are not
                                    production tested

PARAMETER                                          SYMBOL                            TEST CONDITIONS                 MIN  TYP MAX UNITS

VCC SUPPLY CURRENT (Note 4)

No Load Switching Supply Current                   IVCC                              ISL6622CBZ and ISL6622IBZ,      -                        8.2      -     mA
Standby Supply Current                                                               fPWM = 300kHz, VVCC = 12V

                                                   IVCC                              ISL6622CRZ and ISL6622IRZ,      -                        6.2      -     mA
                                                   IUVCC                             fPWM = 300kHz, VVCC = 12V
                                                                                                                     -                        2.0      -     mA

                                                   IVCC                              ISL6622CBZ and ISL6622IBZ, PWM  -                        5.7      -     mA

                                                                                     Transition from 0V to 2.5V

                                                   IVCC                              ISL6622CRZ and ISL6622IRZ, PWM  -                        5        -     mA

                                                   IUVCC                             Transition from 0V to 2.5V      -                        0.7      -     mA

POWER-ON RESET

VCC Rising Threshold                                                                                                 6.25 6.45 6.70                             V

VCC Falling Threshold                                                                                                4.8                      5.0      5.25     V

LVCC Rising Threshold (Note 4)                                                                                       -                        4.4      -        V

LVCC Falling Threshold (Note 4)                                                                                      -                        3.4      -        V

PWM INPUT (See "TIMING DIAGRAM" on page 6)

Input Current (Note 4)                             IPWM                              VPWM = 5V                       -                        500      -     �A
PWM Rising Threshold (Note 4)                                                        VPWM = 0V
                                                                                     VCC = 12V                       -    -430                         -     �A

                                                                                                                     -                        3.4      -        V

PWM Falling Threshold (Note 4)                                                       VCC = 12V                       -                        1.6      -        V

Three-State Lower Gate Falling Threshold (Note 4)                                    VCC = 12V                       -                        1.6      -        V

Three-State Lower Gate Rising Threshold (Note 4)                                     VCC = 12V                       -                        1.1      -        V

Three-State Upper Gate Rising Threshold (Note 4)                                     VCC = 12V                       -                        3.2      -        V

                                 4                                                                                                                           FN6470.2

                                                                                                                                                          October 30, 2008
                                                           ISL6622

Electrical Specifications             Recommended Operating Conditions. Parameters with MIN and/or MAX limits are 100% tested at +25�C,
                                      unless otherwise specified. Temperature limits established by characterization and are not
                                      production tested (Continued)

                 PARAMETER                         SYMBOL                   TEST CONDITIONS         MIN   TYP MAX UNITS

Three-State Upper Gate Falling Threshold (Note 4)          VCC = 12V                                -                      2.8  -                  V

UGATE Rise Time (Note 4)                           tRU     VVCC = 12V, 3nF Load, 10% to 90%         -                      26   -        ns

LGATE Rise Time (Note 4)                           tRL     VVCC = 12V, 3nF Load, 10% to 90%         -                      18   -        ns

UGATE Fall Time (Note 4)                           tFU     VVCC = 12V, 3nF Load, 90% to 10%         -                      18   -        ns

LGATE Fall Time (Note 4)                           tFL     VVCC = 12V, 3nF Load, 90% to 10%         -                      12   -        ns

UGATE Turn-On Propagation Delay (Note 4)           tPDHU VVCC = 12V, 3nF Load, Adaptive             -                      20   -        ns

LGATE Turn-On Propagation Delay (Note 4)           tPDHL VVCC = 12V, 3nF Load, Adaptive             -                      10   -        ns

UGATE Turn-Off Propagation Delay (Note 4)          tPDLU VVCC = 12V, 3nF Load                       -                      10   -        ns

LGATE Turn-Off Propagation Delay (Note 4)          tPDLL   VVCC = 12V, 3nF Load                     -                      10   -        ns

Diode Braking Holdoff Time (Note 4)                tUG_OFF_DB VVCC = 12V                            -                      60   -        ns

Minimum LGATE ON-Time At Diode Emulation           tLG_ON_DM VVCC = 12V                             230                    330  450      ns

OUTPUT (Note 4)

Upper Drive Source Current                         IU_SOURCE VVCC = 12V, 3nF Load                   -     1.25                  -                  A
Upper Drive Source Impedance                       RU_SOURCE 20mA Source Current
Upper Drive Sink Current                                                                            -                      2.0  -                  
Upper Drive Sink Impedance                            IU_SINK VVCC = 12V, 3nF Load
Lower Drive Source Current                           RU_SINK 20mA Sink Current                      -                      2    -                  A
Lower Drive Source Impedance                       IL_SOURCE VVCC = 12V, 3nF Load
Lower Drive Sink Current                           RL_SOURCE 20mA Source Current                    -     1.35                  -                  
Lower Drive Sink Impedance                            IL_SINK VVCC = 12V, 3nF Load
                                                     RL_SINK 20mA Sink Current                      -                      2    -                  A

                                                                                                    -     1.35                  -                  

                                                                                                    -                      3    -                  A

                                                                                                    -     0.90                  -                  

Functional Pin Description

PACKAGE PIN #                                                               FUNCTION
                              PIN

SOIC DFN SYMBOL

1  1             UGATE Upper gate drive output. Connect to gate of high-side power N-Channel MOSFET.

2  2             BOOT Floating bootstrap supply pin for the upper gate drive. Connect the bootstrap capacitor between this pin and the

                                   PHASE pin. The bootstrap capacitor provides the charge to turn on the upper MOSFET. See "Internal Bootstrap

                                   Device" on page 8 for guidance in choosing the capacitor value.

-  3             GD_SEL This pin sets the LG drive voltage in PSI mode.

3  4             PWM The PWM signal is the control input for the driver. The PWM signal can enter three distinct states during operation,

                                   see the three-state PWM Input section on page 6 for further details. Connect this pin to the PWM output of the

                                   controller.

4  5             GND Bias and reference ground. All signals are referenced to this node. It is also the power ground return of the driver.

5  6             LGATE Lower gate drive output. Connect to gate of the low-side power N-Channel MOSFET.

6  7             LVCC This pin provides power for the LGATE drive. Place a high quality low ESR ceramic capacitor from this pin to GND.

-  8             UVCC This pin provides power to the upper gate drive. Its operating range is +5V to 12V. Place a high quality low ESR

                                   ceramic capacitor from this pin to GND.

7  9             VCC Connect this pin to 12V bias supply. This pin supplies power to the upper gate in the SOIC and to the LDO for the

                                   lower gate drive. Place a high quality low ESR ceramic capacitor from this pin to GND.

8  10            PHASE Connect this pin to the SOURCE of the upper MOSFET and the DRAIN of the lower MOSFET. This pin provides

                                   a return path for the upper gate drive.

-  11            PAD Connect this pad to the power ground plane (GND) via thermally enhanced connection.

                                   5                                                                                                 FN6470.2

                                                                                                                                   October 30, 2008
                                                  ISL6622                                              1.0V
PWM           tPDHU                                          1.5V UGATE                 tRU                 tPDLU
                                                                                                                      tPDTS
                                                 tFU

LGATE      tFL                                                      tRL
    tPDLL                          tPDHL                                                tTSSHD

                                          FIGURE 1. TIMING DIAGRAM

Description                                                         shoot-through caused by the self turn-on of the lower
                                                                    MOSFET due to high dV/dt of the switching node.
Operation and Adaptive Shoot-through Protection
                                                                    Advanced PWM Protocol (Patent Pending)
Designed for high speed switching, the ISL6622 MOSFET
driver controls both high-side and low-side N-Channel FETs          The advanced PWM protocol of ISL6622 is specifically
from one externally provided PWM signal.                            designed to work with Intersil VR11.1 controllers. When
                                                                    ISL6622 detects a PSI protocol sent by an Intersil VR11.1
A rising transition on PWM initiates the turn-off of the lower      controller, it turns on diode emulation and GVOT (described
MOSFET (see Figure 1). After a short propagation delay              in next sections) operation; otherwise, it remains in normal
[tPDLL], the lower gate begins to fall. Typical fall time [tFL] is  CCM PWM mode.
provided in the "Electrical Specifications" on page 4. Following
a 25ns blanking period, adaptive shoot-through circuitry            Another unique feature of ISL6622 and other Intersil drivers
monitors the LGATE voltage and turns on the upper gate              is the addition of a three-state shutdown window to the PWM
following a short delay time [tPDHU] after the LGATE voltage        input. If the PWM signal enters and remains within the
drops below ~1.75V. The upper gate drive then begins to rise        shutdown window for a set holdoff time, the driver outputs
[tRU] and the upper MOSFET turns on.                                are disabled and both MOSFET gates are pulled and held
                                                                    low. The shutdown state is removed when the PWM signal
A falling transition on PWM indicates the turn-off of the upper     moves outside the shutdown window. Otherwise, the PWM
MOSFET and the turn-on of the lower MOSFET. A short                 rising and falling thresholds outlined in the "Electrical
propagation delay [tPDLU] is encountered before the upper           Specifications" on page 4 determine when the lower and
gate begins to fall [tFU]. The adaptive shoot-through circuitry     upper gates are enabled. This feature helps prevent a
monitors the UGATE-PHASE voltage and turns on the lower             negative transient on the output voltage when the output is
MOSFET a short delay time [tPDHL] after the upper                   shut down, eliminating the Schottky diode that is used in
MOSFET's PHASE voltage drops below +0.8V or 40ns after              some systems for protecting the load from reversed output
the upper MOSFET's gate voltage [UGATE-PHASE] drops                 voltage events.
below ~1.75V. The lower gate then rises [tRL], turning on the
lower MOSFET. These methods prevent both the lower and              Note that the LGATE will not turn off until the diode
upper MOSFETs from conducting simultaneously                        emulation minimum ON-time of 350ns is expired for a PWM
(shoot-through), while adapting the dead time to the gate           low to tri-level (2.5V) transition.
charge characteristics of the MOSFETs being used.
                                                                    Diode Emulation
This driver is optimized for voltage regulators with large step
down ratio. The lower MOSFET is usually sized larger                Diode emulation allows for higher converter efficiency under
compared to the upper MOSFET because the lower MOSFET               light-load situations. With diode emulation active, the
conducts for a longer time during a switching period. The           ISL6622 detects the zero current crossing of the output
lower gate driver is therefore sized much larger to meet this       inductor and turns off LGATE. This prevents the low side
application requirement. The 0.8 ON-resistance and 3A sink          MOSFET from sinking current and ensures that
current capability enable the lower gate driver to absorb the       discontinuous conduction mode (DCM) is achieved. The
current injected into the lower gate through the drain-to-gate      LGATE has a minimum ON-time of 350ns in DCM mode.
capacitor of the lower MOSFET and help prevent

           6                                                                                                          FN6470.2

                                                                                                                   October 30, 2008
                                                          ISL6622

Gate Voltage Optimization Technology (GVOT)                     Figure 3 illustrates the internal LDO's variation with the
                                                                average load current plotted over a range of temperatures
The ISL6622 provides the user flexibility in choosing the       spanning from -40�C to +120�C. Should finer tweaking of this
gate drive voltage for efficiency optimization. During light    LVCC voltage be necessary, a resistor (RCC) can be used to
load operation, the switching losses dominate system            shunt the LDO, as shown in Figure 2. The resistor delivers
performance. Dropping down to a lower drive voltage with        part of the LGATE drive current, leaving less current going
GVOT during light load operation can reduce the switching       through the internal LDO, elevating the LDO's output
losses and maximize system efficiency.                          voltage. Further reduction in RCC's value can raise the
                                                                LVCC voltage further, as desired.
Figure 2 shows that the gate drive voltage optimization is
accomplished via an internal low drop out regulator (LDO)       Figure 4 also details the typical LDO performance when the
that regulates the lower gate drive voltage. LVCC is driven to  pass element is fully enhanced, as it is the case when the
a lower voltage depending on the state of the internal PSI      driver operates in CCM.
signal and the GD_SEL pin impedance. The input and
output of this internal regulator is the VCC and LVCC pins,                       12.0
respectively. Both VCC and LVCC should be decoupled with
a high quality low ESR ceramic capacitor.                                                                                 VCC = 12V

                                                                                  11.8                                    +40�C

EXTERNAL CIRCUIT       ISL6622 INTERNAL CIRCUIT                 LVCC VOLTAGE (V)  11.6

VIN >         VCC                                 SET BY                          11.4
              1�F                                PSI AND
                               GVOT               GD_SEL                          11.2
                                LDO
                                                   +                              11.0
                                           +
                                                   -
                                         -

RCC

              LVCC                                                                10.8
                1�F
                                                 LGATE                            10.6
                                                 DRIVER                                 0

                                                                                           20  40             60          80           100

RCC = OPTION FOR HIGHER LVCC                                                                  AVERAGE LOAD CURRENT (mA)
           THAN PRE-SET BY GD_SEL
                                                                   FIGURE 3. TYPICAL LVCC VARIATION WITH LOAD (CCM)
FIGURE 2. GATE VOLTAGE OPTIMIZATION (GVOT) DETAIL

                                                                                  9.0

In the 8 Ld SOIC package, the ISL6622 drives the upper and      LVCC VOLTAGE (V)  8.5                               +40�C
lower gates close to VCC during normal PWM mode, while                                                                   +120�C -40�C
the lower gate drops down to a fixed 5.75V during PSI mode.                       8.0
The 10 Ld DFN part offers more flexibility: the upper gate can                            GD_SEL TIED TO GND   +40�C
be driven from 5V to 12V via the UVCC pin, while the lower                                                             +120�C -40�C
gate has a resistor-selectable drive voltage of 5.75V, 6.75V,                     7.5
and 7.75V during PSI mode. This provides the flexibility                                                      +40�C
necessary to optimize applications involving trade-offs                           7.0                                +120�C -40�C
between gate charge and conduction losses. Table 1 shows                                 GD_SEL 4.5k TO GND
the LDO output (LVCC) level set by the PWM input and
GD_SEL pin impedance.                                                             6.5

                                                                                  6.0
                                                                                            GD_SEL FLOATING

                                                                                  5.5

       TABLE 1. LDO OPERATION AND OPTIONS

PWM INPUT         GD_SEL PIN LVCC @ 50mA DC LOAD                                  5.0      20  40             60          80           100
                                                                                      0

                  Floating     5.75V (Typical; Fixed in                                        AVERAGE LOAD CURRENT (mA)
                  4.5k to GND  SOIC Package)
5V                                                                                FIGURE 4. TYPICAL LVCC VARIATION WITH LOAD (DEM)
        2.5V                   6.75V (Typical)
                                                                Power-On Reset (POR) Function
0V                GND          7.75V (Typical)
                                                                During initial start-up, the VCC voltage rise is monitored.
5V                DON'T CARE 11.20V (Typical)                   Once the rising VCC voltage exceeds rising POR threshold,
                                                                operation of the driver is enabled and the PWM input signal
                                                                takes control of the gate drives. If VCC drops below the POR
                                                                falling threshold, operation of the driver is disabled.

0V

                       7                                                                                                               FN6470.2

                                                                                                                          October 30, 2008
                                                                    ISL6622

Pre-POR Overvoltage Protection                                               .

While VCC is below its POR level, the upper gate is held low                            1.6
and LGATE is connected to the PHASE pin via an internal
10k (typically) resistor. By connecting the PHASE node to                                       1.4
the gate of the low side MOSFET, the driver offers some
passive protection to the load if the upper MOSFET(s) is or                                     1.2
becomes shorted. If the PHASE node goes higher than the
gate threshold of the lower MOSFET, it results in the                        CBOOT_CAP (�F)     1.0
progressive turn-on of the device and the effective clamping
of the PHASE node's rise. The actual PHASE node clamping                                        0.8
level depends on the lower MOSFET's electrical
characteristics, as well as the characteristics of the input                                    0.6        QUGATE = 100nC
supply and the path connecting it to the respective PHASE                                       0.4        50nC
node.                                                                                           0.2 20nC

Internal Bootstrap Device                                                          0.0
                                                                                       0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0
The ISL6622 features an internal bootstrap Schottky diode.
Simply adding an external capacitor across the BOOT and                                                                VBOOT_CAP (V)
PHASE pins completes the bootstrap circuit. The bootstrap
function is also designed to prevent the bootstrap capacitor                 FIGURE 5. BOOTSTRAP CAPACITANCE vs BOOT RIPPLE
from overcharging due to the large negative swing at the                                     VOLTAGE
trailing-edge of the PHASE node. This reduces the voltage
stress on the BOOT to PHASE pins.                                            Power Dissipation

The bootstrap capacitor must have a maximum voltage                          Package power dissipation is mainly a function of the
rating well above the maximum voltage intended for UVCC.                     switching frequency (FSW), the output drive impedance, the
Its minimum capacitance value can be estimated from                          layout resistance, and the selected MOSFET's internal gate
Equation 1:                                                                  resistance and total gate charge (QG). Calculating the power
                                                                             dissipation in the driver for a desired application is critical to
CBOOT_CAP  -----V---Q-B---U-O----GO----A-T---T_---C-E---A----P-     (EQ. 1)  ensure safe operation. Exceeding the maximum allowable
                                                                             power dissipation level may push the IC beyond the maximum
QUGATE=  Q-----G-----1----�-----U----V-----C-----C--  �  NQ1                 recommended operating junction temperature. The DFN
              VGS1                                                           package is more suitable for high frequency applications. See
                                                                             "Layout Considerations" on page 9 for thermal impedance
                                                                             improvement suggestions. The total gate drive power losses
                                                                             due to the gate charge of MOSFETs and the driver's internal
                                                                             circuitry and their corresponding average driver current can
                                                                             be estimated using Equations 2 and 3, respectively:

where QG1 is the amount of gate charge per upper MOSFET                      PQg_TOT = PQg_Q1 + PQg_Q2 + IQ � VCC                                                                                                                             (EQ. 2)
at VGS1 gate-source voltage and NQ1 is the number of
control MOSFETs. The VBOOT_CAP term is defined as the                                        PQ g _Q1   =  Q-----G-----1----�-----U----V-----C-----C----2--             �  FS  W  �  NQ  1
allowable droop in the rail of the upper gate drive. Select                                                      VGS1

results are exemplified in Figure 5.

                                                                                             P Q g _Q2  =  Q-----G-----2----�-----L---V-----C-----C----2--              �  FSW    �  NQ2
                                                                                                                VGS2

                                                                             IDR             =    Q-----G-----1----�-----U----V-----C-----C-----�-----N----Q-----1-  +  -Q----G-----2----�-----LV---V--G---C-S----C2-----�-----N----Q-----2-  � FSW + IQ
                                                                                                           VGS1
                                                                                                

                                                                                                                                                                                                                                              (EQ. 3)

                                                                             where the gate charge (QG1 and QG2) is defined at a
                                                                             particular gate to source voltage (VGS1 and VGS2) in the
                                                                             corresponding MOSFET datasheet; IQ is the driver's total
                                                                             quiescent current with no load at both drive outputs; NQ1
                                                                             and NQ2 are number of upper and lower MOSFETs,
                                                                             respectively; UVCC and LVCC are the drive voltages for

                                                                             both upper and lower FETs, respectively. The IQ*VCC
                                                                             product is the quiescent power of the driver without a load.

                                                                 8                                                                                                                                                                            FN6470.2

                                                                                                                                                                                                                                              October 30, 2008
                                                                                                                                                             ISL6622

The total gate drive power losses are dissipated among the                                                                                                   help minimize such unwanted stress. The following advice is
resistive components along the transition path, as outlined in                                                                                               meant to lead to an optimized layout:
Equation 4. The drive resistance dissipates a portion of the
total gate drive power losses, the rest will be dissipated by the                                                                                            � Keep decoupling loops (LVCC-GND and BOOT-PHASE)
external gate resistors (RG1 and RG2) and the internal gate                                                                                                     as short as possible.
resistors (RGI1 and RGI2) of MOSFETs. Figures 6 and 7 show
the typical upper and lower gate drives turn-on current paths.                                                                                               � Minimize trace inductance, especially low-impedance
                                                                                                                                                                lines: all power traces (UGATE, PHASE, LGATE, GND,
                                                                                                                                                                LVCC) should be short and wide, as much as possible.

   PDR = PDR_UP + PDR_LOW + IQ � VCC                                                                                                                (EQ. 4)  � Minimize the inductance of the PHASE node: ideally, the
                                                                                                                                                                source of the upper and the drain of the lower MOSFET
   P D R _UP  =     -------------R-----H----I--1--------------  +  -R----L---O-----1R----+-L---O-R----1-E----X----T---1-   �  P-----Q----g----_--Q-----1-       should be as close as thermally allowable.
                    RHI1 + REXT1                                                                                                  2
                 
                                                                                                                                                             � Minimize the input current loop: connect the source of the
   P D R _LOW    =    -------------R-----H----I--2--------------   +  R-----L---O-----2R----+-L---O-R----2-E----X----T---2--  � P-----Q----g----_--Q-----2-     lower MOSFET to ground as close to the transistor pin as
                      RHI2 + REXT2                                                                                                  2                           feasible; input capacitors (especially ceramic decoupling)
                                                                                                                                                                should be placed as close to the drain of upper and source
                                                                                                                                                                of lower MOSFETs as possible.
                          R-----G-----I-1--                                                                                      R-----G-----I-2--
   REXT1  =    RG   1  +  NQ1                                         REXT2  =  RG                                         2  +  NQ2

.                                                                                                                                                            In addition, for improved heat dissipation, place copper
                                                                                                                                                             underneath the IC whether it has an exposed pad or not. The
   UVCC             BOOT                                                                                                                                     copper area can be extended beyond the bottom area of the
                                                                                                                                                             IC and/or connected to buried power ground plane(s) with
                                                                                                                                 D                           thermal vias. This combination of vias for vertical heat
                                                                                                                                                             escape, extended surface copper islands, and buried planes
                      RHI1                                                     CGD                                                                  CDS      combine to allow the IC and the power switches to achieve
                      RLO1                                               G                                                                          Q1       their full thermal potential.
                                                                      RL1 RG1
               PHASE                                                                                                                                         Upper MOSFET Self Turn-On Effect at Start-up
                                                                                    CGS
                                                                                             S                                                               Should the driver have insufficient bias voltage applied, its
                                                                                                                                                             outputs are floating. If the input bus is energized at a high
   FIGURE 6. TYPICAL UPPER-GATE DRIVE TURN-ON PATH                                                                                                           dV/dt rate while the driver outputs are floating, due to
                                                                                                                                                             self-coupling via the internal CGD of the MOSFET, the gate
   LVCC                                                                     CGD                                                  D                           of the upper MOSFET could momentarily rise up to a level
                                                                      G                                                                CDS                   greater than the threshold voltage of the device, potentially
               RHI2                                                                                                                   Q2                     turning on the upper switch. Therefore, if such a situation
              RLO2                                                 RL2 RG2                                                                                   could conceivably be encountered, it is a common practice
                                                                                 CGS                                                                         to place a resistor (RUGPH) across the gate and source of
                                                                                          S                                                                  the upper MOSFET to suppress the Miller coupling effect.
                                                                                                                                                             The value of the resistor depends mainly on the input
   FIGURE 7. TYPICAL LOWER-GATE DRIVE TURN-ON PATH                                                                                                           voltage's rate of rise, the CGD/CGS ratio, as well as the gate-
                                                                                                                                                             source threshold of the upper MOSFET. A higher dV/dt, a
Application Information                                                                                                                                      lower CDS/CGS ratio, and a lower gate-source threshold
                                                                                                                                                             upper FET will require a smaller resistor to diminish the
Layout Considerations                                                                                                                                        effect of the internal capacitive coupling. For most
During switching of the devices, the parasitic inductances of                                                                                                applications, the integrated 20k resistor is sufficient, not
the PCB and the power devices' packaging (both upper and                                                                                                     affecting normal performance and efficiency.
lower MOSFETs) leads to ringing, possibly in excess of the
absolute maximum rating of the devices. Careful layout can                                                                                                                                                          ---------�----V----D-----S-----------
                                                                                                                                                                                                                    d----V---                 
                                                                                                                                                                               d----V---                            dt           R    Ci  s  s
                                                                                                                                                                               dt                                                            
                                                                                                                                                             V G S _MILLER  =               R    Crs  s    1  �  e                                         (EQ. 5)

                                                                                                                                                                                                                                             
                                                                                                                                                                                                                                             

                                                                                                                                                                      R = RUGPH + RGI            Crss = CGD                                  Ciss = CGD + CGS

                                                                                                                                                             The coupling effect can be roughly estimated with
                                                                                                                                                             Equation 5, which assumes a fixed linear input ramp and
                                                                                                                                                             neglects the clamping effect of the body diode of the upper
                                                                                                                                                             drive and the bootstrap capacitor. Other parasitic

                                                                   9                                                                                                                                                                                       FN6470.2

                                                                                                                                                                                                                                                           October 30, 2008
                                                                               ISL6622

components such as lead inductances and PCB                                             Gate Drive Voltage Options
capacitances are also not taken into account. Figure 8                                  Intersil provides various gate drive voltage options in the
provides a visual reference for this phenomenon and its                                 ISL6622 product family, as shown in Table 2.
potential solution.
                                                                                        The ISL6622 can drop the low-side MOSFET's gate drive
UVCC                   BOOT                                         VIN>                voltage when operating in DEM, while the high-side FET's
                  20k             CBOOT                                D                gate drive voltage of the DFN package can be connected to
                                                                                        VCC or LVCC.
                                                    CGD
                                                                                        The ISL6622A allows the low-side MOSFET(s) to operate
                       UGATE                        G                                   from an externally-provided rail as low as 5V, eliminating the
                                                           RG                           LDO losses, while the high-side MOSFET's gate drive
ISL6622                                                                   CDS           voltage of the DFN package can be connected to VCC or
                                             RUGPH                                      LVCC.
                                                               CGS  QUPPER
                                                                    S                   The ISL6622B sets the low-side MOSFET's gate drive
                                                                                        voltage at a fixed, programmable LDO level, while the
                       PHASE                                                            high-side FETs' gate drive voltage of the DFN package can
                                                                                        be connected to VCC or LVCC.
FIGURE 8. GATE TO SOURCE RESISTOR TO REDUCE
                UPPER MOSFET MILLER COUPLING

                                                               TABLE 2. ISL6622 FAMILY BIAS OPTIONS

                                                                             LVCC

          POWER RAILS                                          PSI = LOW                PSI = HIGH    UVCC                     VCC
                                                                                                       VCC
ISL6622                SOIC                                    5.75V                    11.2V        Own Rail  Operating Voltage Ranges
                                                                                                       VCC     from 6.8V to 13.2V
                       DFN                                     Programmable             11.2V        Own Rail
                                                                                                       VCC
ISL6622A               SOIC                                                  Own Rail                Own Rail

                       DFN                                                   Own Rail

ISL6622B               SOIC                                                  5.75V

                       DFN                                                Programmable

                       10                                                                                      FN6470.2

                                                                                                               October 30, 2008
                                                                        ISL6622

Dual Flat No-Lead Plastic Package (DFN)

                                      2X                                L10.3x3

                                          0.15 C A                      10 LEAD DUAL FLAT NO-LEAD PLASTIC PACKAGE

              A   D

                                                          2X                                       MILLIMETERS

                                                              0.15 C B           SYMBOL      MIN   NOMINAL MAX            NOTES

                                                                                 A           0.80  0.90          1.00                 -

                                                                                 A1          -            -      0.05                 -

                                                       E                         A3                0.20 REF                           -
      6
                                                                                 b           0.18  0.23          0.28     5,8
   INDEX
   AREA                                                                          D                 3.00 BSC                           -

                  TOP VIEW                                                       D2          1.95  2.00          2.05     7,8

                                          B                                      E                 3.00 BSC                           -

                                                                                 E2          1.55  1.60          1.65     7,8

                                                           0.10 C                e                 0.50 BSC                           -
                                                 A
                                                                                 k           0.25         -            -              -
                                                            0.08 C
        C        SIDE VIEW                                                       L           0.30  0.35          0.40                 8
   SEATING                            A3
    PLANE                                                                        N                        10                          2

                                                                                 Nd                       5                           3

                  78                                                                                                      Rev. 3 6/04

                                 D2                                     NOTES:
(DATUM B)
                                                                        1. Dimensioning and tolerancing conform to ASME Y14.5-1994.
                                D2/2
           6     12                                                     2. N is the number of terminals.
       INDEX
        AREA                                NX k                        3. Nd refers to the number of terminals on D.
(DATUM A)
                                            E2                          4. All dimensions are in millimeters. Angles are in degrees.
                                      E2/2
                                                                        5. Dimension b applies to the metallized terminal and is measured
                                                                            between 0.15mm and 0.30mm from the terminal tip.

   NX L                                                                 6. The configuration of the pin #1 identifier is optional, but must be
   8                                                                        located within the zone indicated. The pin #1 identifier may be
                                                                            either a mold or mark feature.

                 N N-1                NX b                              7. Dimensions D2 and E2 are for the exposed pads which provide
                                      5                                     improved electrical and thermal performance.
                      e
                                         0.10 M C A B                   8. Nominal dimensions are provided to assist with PCB Land
                        (Nd-1)Xe                                            Pattern Design efforts, see Intersil Technical Brief TB389.
                           REF.

                   BOTTOM VIEW

                                                                                         CL

NX (b)            (A1)                0.415                                                        L
                                                0.200 NX L
5
                                                NX b
                                            C                                        e

   SECTION "C-C"

                                                                                 CC                TERMINAL TIP

                                                                                 FOR ODD TERMINAL/SIDE

                  11                                                                                                                  FN6470.2

                                                                                                                          October 30, 2008
                                                              ISL6622

Small Outline Plastic Packages (SOIC)

N                                                                              M8.15 (JEDEC MS-012-AA ISSUE C)

         INDEX                                                                 8 LEAD NARROW BODY SMALL OUTLINE PLASTIC PACKAGE
         AREA
                                H  0.25(0.010) M B M                                   INCHES      MILLIMETERS
                    E
                                                                               SYMBOL MIN     MAX  MIN     MAX NOTES
                      -B-
                                                                               A   0.0532 0.0688 1.35      1.75  -

123                                                                            A1  0.0040 0.0098 0.10      0.25  -
      -A-
                 D                              L                              B   0.013 0.020 0.33        0.51  9
                                                  h x 45�
                    SEATING PLANE                                              C   0.0075 0.0098 0.19      0.25  -
                             A
                                                                               D   0.1890 0.1968 4.80      5.00  3

                                                                               E   0.1497 0.1574 3.80      4.00  4

                    -C-                                                        e   0.050 BSC       1.27 BSC      -

                                                                               H   0.2284 0.2440 5.80      6.20  -

e                        A1

                                                           C                   h   0.0099 0.0196 0.25      0.50  5

B                                  0.10(0.004)                                 L   0.016 0.050 0.40        1.27  6

0.25(0.010) M C A M B S                                                        N           8            8        7

NOTES:                                                                             0�          8�  0�      8�    -

1. Symbols are defined in the "MO Series Symbol List" in Section 2.2 of                                         Rev. 1 6/05
     Publication Number 95.

2. Dimensioning and tolerancing per ANSI Y14.5M-1982.

3. Dimension "D" does not include mold flash, protrusions or gate burrs.
     Mold flash, protrusion and gate burrs shall not exceed 0.15mm (0.006
     inch) per side.

4. Dimension "E" does not include interlead flash or protrusions. Inter-
     lead flash and protrusions shall not exceed 0.25mm (0.010 inch) per
     side.

5. The chamfer on the body is optional. If it is not present, a visual index
     feature must be located within the crosshatched area.

6. "L" is the length of terminal for soldering to a substrate.

7. "N" is the number of terminal positions.

8. Terminal numbers are shown for reference only.

9. The lead width "B", as measured 0.36mm (0.014 inch) or greater
     above the seating plane, shall not exceed a maximum value of
     0.61mm (0.024 inch).

10. Controlling dimension: MILLIMETER. Converted inch dimensions
     are not necessarily exact.

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                              For information regarding Intersil Corporation and its products, see www.intersil.com

                         12                                                                                      FN6470.2

                                                                                                                 October 30, 2008
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