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AD9957BSVZ

器件型号:AD9957BSVZ
器件类别:热门应用    无线/射频/通信   
厂商名称:AnalogicTech
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器件描述

Up-down converters 1 gsps quadrature digital

参数
Manufacturer: Analog Devices Inc.
Product Category: Up-Down Converters
RoHS: Yes
Mounting Style: SMD/SMT
Package / Case: TQFP-100
Brand: Analog Devices
Development Kit: AD9957/PCBZ
Packaging: Tray
Series: AD9957
Factory Pack Quantity: 90

AD9957BSVZ器件文档内容

Data Sheet             1 GSPS Quadrature Digital Upconverter
                      with 18-Bit I/Q Data Path and 14-Bit DAC

                                                         AD9957

FEATURES                                                                                                              GENERAL DESCRIPTION

1 GSPS internal clock speed (up to 400 MHz analog output)                                                             The AD9957 functions as a universal I/Q modulator and agile
Integrated 1 GSPS 14-bit DAC                                                                                          upconverter for communications systems where cost, size, power
250 MSPS input data rate                                                                                              consumption, and dynamic performance are critical. The AD9957
Phase noise  -125 dBc/Hz (400 MHz carrier @ 1 kHz offset)                                                             integrates a high speed, direct digital synthesizer (DDS), a high
Excellent dynamic performance >80 dB narrow-band SFDR                                                                 performance, high speed, 14-bit digital-to-analog converter (DAC),
8 programmable profiles for shift keying                                                                              clock multiplier circuitry, digital filters, and other DSP functions
Sin(x)/(x) correction (inverse sinc filter)                                                                           onto a single chip. It provides baseband upconversion for data
Reference clock multiplier                                                                                            transmission in a wired or wireless communications system.
Internal oscillator for a single crystal operation
Software and hardware controlled power-down                                                                           The AD9957 is the third offering in a family of quadrature
Integrated RAM                                                                                                        digital upconverters (QDUCs) that includes the AD9857 and
Phase modulation capability                                                                                           AD9856. It offers performance gains in operating speed, power
Multichip synchronization                                                                                             consumption, and spectral performance. Unlike its predecessors,
Easy interface to Blackfin SPORT                                                                                      it supports a 16-bit serial input mode for I/Q baseband data.
Interpolation factors from 4� to 252�                                                                                 The device can alternatively be programmed to operate either as
Interpolation DAC mode                                                                                                a single tone, sinusoidal source or as an interpolating DAC.
Gain control DAC
Internal divider allows references up to 2 GHz                                                                        The reference clock input circuitry includes a crystal oscillator,
1.8 V and 3.3 V power supplies                                                                                        a high speed, divide-by-two input, and a low noise PLL for
100-lead TQFP_EP package                                                                                              multiplication of the reference clock frequency.

APPLICATIONS                                                                                                          The user interface to the control functions includes a serial port
                                                                                                                      easily configured to interface to the SPORT of the Blackfin�
HFC data, telephony, and video modems                                                                                 DSP and profile pins to enable fast and easy shift keying of any
Wireless base station transmissions                                                                                   signal parameter (phase, frequency, or amplitude).
Broadband communications transmissions
Internet telephony

                      FUNCTIONAL BLOCK DIAGRAM

            I/Q DATA                                  I                                                               14-BIT DAC         DATA
                      FORMAT AND                                                                                                         FOR
                      INTERPOLATE                                                                                                        XMIT

                                                     Q

                                                                                                           NCO        AD9957

                        TIMING                                                                                        REFERENCE CLOCK
                          AND                                                                                          INPUT CIRCUITRY

                      CONTROL

                      USER INTERFACE                                                                                                           06384-001

                                                                                                           REFERENCE CLOCK INPUT

                                                                                                           Figure 1.

Rev. C                                                                                                                One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and reliable. However, no                          Tel: 781.329.4700                   www.analog.com
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other
rights of third parties that may result from its use. Specifications subject to change without notice. No             Fax: 781.461.3113 �2007�2012 Analog Devices, Inc. All rights reserved.
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Trademarks and registered trademarks are the property of their respective owners.
AD9957                                                                                                     Data Sheet

TABLE OF CONTENTS

Features .............................................................................................. 1  RAM Control .................................................................................. 27

Applications....................................................................................... 1      RAM Overview........................................................................... 27

General Description ......................................................................... 1            RAM Segment Registers............................................................ 27

Functional Block Diagram .............................................................. 1                  RAM State Machine ................................................................... 27

Revision History ............................................................................... 4         RAM Trigger (RT) Pin............................................................... 27

Specifications..................................................................................... 5      Load/Retrieve RAM Operation................................................ 28

Electrical Specifications............................................................... 5                 RAM Playback Operation ......................................................... 28

Absolute Maximum Ratings............................................................ 8                     Overview of RAM Playback Modes......................................... 29

ESD Caution.................................................................................. 8            RAM Ramp-Up Mode ........................................................... 29

Pin Configuration and Function Descriptions............................. 9                                 RAM Bidirectional Ramp Mode .......................................... 30

Typical Performance Characteristics ........................................... 12                         RAM Continuous Bidirectional Ramp Mode .................... 32

Modes of Operation ....................................................................... 16              RAM Continuous Recirculate Mode ................................... 33

Overview...................................................................................... 16          Clock Input (REF_CLK)................................................................ 34

Quadrature Modulation Mode ................................................. 17                            REFCLK Overview..................................................................... 34

BlackFin Interface (BFI) Mode ................................................. 18                         Crystal Driven REF_CLK ......................................................... 34

Interpolating DAC Mode .......................................................... 19                       Direct Driven REF_CLK ........................................................... 34

Single Tone Mode ....................................................................... 20                Phase-Locked Loop (PLL) Multiplier...................................... 35

Signal Processing ............................................................................ 21          PLL Charge Pump ...................................................................... 36

Parallel Data Clock (PDCLK)................................................... 21                          External PLL Loop Filter Components ................................... 36

Transmit Enable Pin (TxEnable) .............................................. 21                           PLL Lock Indication .................................................................. 36

Input Data Assembler ................................................................ 22                   Additional Features ........................................................................ 37

Inverse CCI Filter ....................................................................... 23              Output Shift Keying (OSK)....................................................... 37

Fixed Interpolator (4�) .............................................................. 23                  Manual OSK............................................................................ 37

Programmable Interpolating Filter .......................................... 24                            Automatic OSK....................................................................... 37

QDUC Mode........................................................................... 24                    Profiles ......................................................................................... 38

BFI Mode ................................................................................. 24              I/O_UPDATE Pin ...................................................................... 38

Quadrature Modulator .............................................................. 25                     Automatic I/O Update ............................................................... 38

DDS Core..................................................................................... 25           Power-Down Control ................................................................ 39

Inverse Sinc Filter ....................................................................... 25             General-Purpose I/O (GPIO) Port .......................................... 39

Output Scale Factor (OSF) ........................................................ 26                      Synchronization of Multiple Devices........................................... 40

14-Bit DAC .................................................................................. 26           Overview ..................................................................................... 40

Auxiliary DAC ........................................................................ 26                  Clock Generator ......................................................................... 40

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Data Sheet                                                                                                                                AD9957

  Sync Generator ............................................................................40             I/O_RESET--Input/Output Reset ........................................48
  Sync Receiver ...............................................................................41           I/O_UPDATE--Input/Output Update ................................48
  Setup/Hold Validation................................................................42                Serial I/O Timing Diagrams......................................................48
  Synchronization Example ..........................................................44                   MSB/LSB Transfers .....................................................................48
  I/Q Path Latency .........................................................................45           I/O_UPDATE, SYNC_CLK, and System Clock
                                                                                                         Relationships ................................................................................ 49
     Example ....................................................................................45    Register Map and Bit Descriptions ...............................................50
Power Supply Partitioning .............................................................46                Register Map ................................................................................50
                                                                                                         Register Bit Descriptions............................................................55
  3.3 V Supplies ..............................................................................46           Control Function Register 1 (CFR1)....................................55
     DVDD_I/O (Pin 11, Pin 15, Pin 21, Pin 28, Pin 45, Pin 56,                                              Control Function Register 2 (CFR2)....................................56
     Pin 66) ......................................................................................46       Control Function Register 3 (CFR3)....................................58
     AVDD (Pin 74 to Pin 77 and Pin 83) ...................................46                               Auxiliary DAC Control Register...........................................58
                                                                                                            I/O Update Rate Register.......................................................58
  1.8 V Supplies ..............................................................................46           RAM Segment Register 0.......................................................58
     DVDD (Pin 17, Pin 23, Pin 30, Pin 47, Pin 57, Pin 64) .....46                                          RAM Segment Register 1.......................................................59
     AVDD (Pin 3)..........................................................................46               Amplitude Scale Factor (ASF) Register ...............................59
     AVDD (Pin 6)..........................................................................46               Multichip Sync Register .........................................................59
     AVDD (Pin 89 and Pin 92) ....................................................46                     Profile Registers...........................................................................60
                                                                                                            Profile<7:0> Register--Single Tone......................................60
Serial Programming ........................................................................47               Profile<7:0> Register--QDUC .............................................60
  Control Interface--Serial I/O....................................................47                       RAM Register ..........................................................................60
  General Serial I/O Operation ....................................................47                       GPIO Configuration Register ...............................................60
  Instruction Byte...........................................................................47             GPIO Data Register ................................................................60
     Instruction Byte Information Bit Map .................................47                          Outline Dimensions........................................................................61
  Serial I/O Port Pin Descriptions ...............................................47                     Ordering Guide ...........................................................................61
     SCLK--Serial Clock................................................................47
     CS--Chip Select Bar ...............................................................47
     SDIO--Serial Data Input/Output .........................................47
     SDO--Serial Data Out ...........................................................48

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AD9957                                                                                                                                   Data Sheet

REVISION HISTORY                                                                                          1/08--Rev. 0 to Rev. A
                                                                                                          Changes to REFCLK Multiplier Specification...............................3
4/12--Rev. B to Rev. C                                                                                    Changes to I/O_Update/Profile<2:0>/RT Timing
Changes to Table 1............................................................................ 7          Characteristics and I/Q Input Timing Characteristics.................5
Changes to Table 3.......................................................................... 11           Replaced Pin Configuration and Function Descriptions
Change to Sync Generator Section............................................... 41                        Section.................................................................................................8
Changes to Sync Receiver Section and Setup/Hold Validation                                                Changes to Figure 25 Through Figure 29.................................... 15
Section.............................................................................................. 42  Deleted Table 4, Renumbered Sequentially ................................ 20
Changes to Table 13........................................................................ 50            Changes to DDS Core Section ...................................................... 24
Changes to Table 19........................................................................ 57            Changes to Figure 47 and Table 6................................................. 33
Changes to Table 26........................................................................ 59            Replaced Synchronization of Multiple Devices Section............ 39
                                                                                                          Added I/Q Path Latency Section.................................................. 44
10/10--Rev. A to Rev. B                                                                                   Added Power Supply Partitioning Section.................................. 45
Changes to Data Rate in Features Section..................................... 1                           Changes to General Serial I/O Operation Section..................... 46
Changes to Specifications Section .................................................. 6                    Changes to Table 13 ....................................................................... 48
Added EPAD Notation to Figure 4 and Table 3 ........................... 9                                 Changes to Table 14 ....................................................................... 49
Changes to XTAL_SEL Pin Description...................................... 11                              Changes to Table 19 ....................................................................... 54
Changes to BlackFin Interface (BFI) Mode Section .................. 18                                    Changes to Table 20 ....................................................................... 56
Changes to Figure 30 and Figure 31............................................. 22                        Changes to GPIO Configuration Register and
Changes to Programmable Interpolating Filter Section............ 24                                       GPIO Data Register Sections ........................................................ 58
Changes to Fifth Paragraph of Quadrature Modulator Section......25
Changes to RAM Segment Registers Section ............................. 27                                 5/07--Revision 0: Initial Version
Changes to RAM Playback Operation Section........................... 28
Changes to Control Interface--Serial I/O Section..................... 47
Added to I/O_UPDATE, SYNC_CLK, and System Clock
Relationships Section and Figure 64 ............................................ 49
Changes to Default Values of Profile 0 Register--Single Tone
(0x0E) and Profile 0 Register--QDUC (0x0E) in Table 14....... 51
Changes to Default Values in Table 15......................................... 52
Changes to Default Values in Table 16......................................... 53
Changes to Default Values in Table 17......................................... 54
Updated Outline Dimensions ....................................................... 61

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Data Sheet                                                                                            AD9957

SPECIFICATIONS

ELECTRICAL SPECIFICATIONS

AVDD (1.8V) and DVDD (1.8V) = 1.8 V � 5%, AVDD (3.3V) = 3.3 V � 5%, DVDD_I/O (3.3V) = 3.3 V � 5%, T = 25�C, RSET = 10 k,
IOUT = 20 mA, external reference clock frequency = 1000 MHz with REFCLK multiplier disabled, unless otherwise noted.

Table 1.                                        Test Conditions/Comments     Min Typ Max Unit
Parameter
REF_CLK INPUT CHARACTERISTICS                   Disabled                     60    1900    10001  MHz
                                                Enabled                      3.2   25      60     MHz
   Frequency Range                              Full temperature range       1500  25      35     MHz
      REFCLK Multiplier                         Full temperature range             3              MHz
                                                                             45    2.8     55     MHz
      Maximum REFCLK Input Divider Frequency    REFCLK multiplier disabled   40    1.4     60     pF
      Minimum REFCLK Input Divider Frequency    REFCLK multiplier enabled    50            1000   k
   External Crystal                             Single-ended                 100           2000   k
   Input Capacitance                            Differential                                      %
   Input Impedance (Differential)               VCO0 range setting                                %
   Input Impedance (Single-Ended)               VCO1 range setting                                mV p-p
   Duty Cycle                                   VCO2 range setting                                mV p-p
                                                VCO3 range setting
   REF_CLK Input Level                          VCO4 range setting                 429            MHz/V
                                                VCO5 range setting2
REFCLK MULTIPLIER VCO GAIN CHARACTERISTICS                                         500            MHz/V
   VCO Gain (KV) @ Center Frequency             @ 1 kHz Offset, 20 MHz AOUT
                                                Disabled                           555            MHz/V
REFCLK_OUT CHARACTERISTICS                      Enabled @ 20�
   Maximum Capacitive Load                      Enabled @ 100�                     750            MHz/V
   Maximum Frequency
                                                                                   789            MHz/V
DAC OUTPUT CHARACTERISTICS
   Full-Scale Output Current                                                       850            MHz/V
   Gain Error
   Output Offset                                                                   20             pF
   Differential Nonlinearity
   Integral Nonlinearity                                                           25             MHz
   Output Capacitance
   Residual Phase Noise                                                      8.6 20        31.6 mA
      REFCLK Multiplier                                                      -10           +10 %FS
                                                                                           2.3 �A
   AC Voltage Compliance Range                                                        0.8
SPURIOUS-FREE DYNAMIC RANGE (SFDR SINGLE TONE)                                        1.5            LSB
                                                                                      5              LSB
   fOUT = 20.1 MHz                                                                                   pF
   fOUT = 98.6 MHz
   fOUT = 201.1 MHz                                                                -152           dBc/Hz
   fOUT = 397.8 MHz                                                                               dBc/Hz
                                                                                   -140           dBc/Hz
                                                                                                  V
                                                                                   -140

                                                                             -0.5          +0.5

                                                                                   -70            dBc

                                                                                   -69            dBc

                                                                                   -61            dBc

                                                                                   -54            dBc

                                                Rev. C | Page 5 of 64
AD9957                                                                                                      Data Sheet

Parameter                                          Test Conditions/Comments                 Min Typ Max Unit
NOISE SPECTRAL DENSITY (NSD)
                                                   I/Q rate = 62.5 MSPS; 16� interpolation        -167      dBm/Hz
   Single Tone                                                                                    -162      dBm/Hz
      fOUT = 20.1 MHz                                                                             -157      dBm/Hz
      fOUT = 98.6 MHz                                                                             -151      dBm/Hz
      fOUT = 201.1 MHz
      fOUT = 397.8 MHz                                                                            -82       dBc
                                                                                                  -78       dBc
TWO-TONE INTERMODULATION DISTORTION (IMD)                                                         -73       dBc
   fOUT = 25 MHz
   fOUT = 50 MHz                                   2.5 Msymbols/s, QPSK, 4� oversampled           0.53      %
   fOUT = 100 MHz
                                                   270.8333 ksymbols/s, GMSK, 32�                 0.77      %
MODULATOR CHARACTERISTICS                          oversampled
   Input Data
      Error Vector Magnitude                       2.5 Msymbols/s, 256-QAM, 4�                    0.35      %
                                                   oversampled
   WCDMA--FDD (TM1), 3.84 MHz Bandwidth,
      5 MHz Channel Spacing                        IF = 143.88 MHz                                -78       dBc
      Adjacent Channel Leakage Ratio (ACLR)

Carrier Feedthrough                                                                               -78       dBc

SERIAL PORT TIMING CHARACTERISTICS                                                                70        Mbps
   Maximum SCLK Frequency
   Minimum SCLK Pulse Width                        Low                                      4               ns
                                                   High
   Maximum SCLK Rise/Fall Time                                                              4               ns
   Minimum Data Setup Time to SCLK                 High
   Minimum Data Hold Time to SCLK                                                                 2         ns
   Maximum Data Valid Time in Read Mode
I/O_UPDATE/PROFILE<2:0>/RT TIMING CHARACTERISTICS                                           5               ns
   Minimum Pulse Width
                                                                                            0               ns

                                                                                                        11  ns

                                                                                            1               SYNC_CLK

                                                                                                            cycle

   Minimum Setup Time to SYNC_CLK                                                           1.75            ns
   Minimum Hold Time to SYNC_CLK
I/Q INPUT TIMING CHARACTERISTICS                                                            0               ns
   Maximum PDCLK Frequency
   Minimum I/Q Data Setup Time to PDCLK                                                           250       MHz
   Minimum I/Q Data Hold Time to PDCLK
   Minimum TxEnable Setup Time to PDCLK                                                     1.75            ns
   Minimum TxEnable Hold Time to PDCLK
MISCELLANEOUS TIMING CHARACTERISTICS                                                        0               ns
   Wake-Up Time3
                                                                                            1.75            ns
      Fast Recovery Mode
      Full Sleep Mode                                                                       0               ns
   Minimum Reset Pulse Width High
DATA LATENCY (PIPELINE DELAY)                                                                     1
   Data Latency Single Tone Mode
      Frequency, Phase-to-DAC Output                                                              8         SYSCLK cycles4

                                                                                                        150 s

                                                                                                  5         SYSCLK cycles4

                                                                                                  79        SYSCLK cycles4

                                                   Rev. C | Page 6 of 64
Data Sheet                                                                                          AD9957

Parameter                                      Test Conditions/Comments  Min Typ Max Unit
CMOS LOGIC INPUTS
                                               1 mA load                 2.0                    V
   Voltage                                                                            0.8 V
      Logic 1                                  QDUC mode                          90
      Logic 0                                  QDUC mode                          90  150 �A
                                               QDUC mode                          2   150 �A
   Current                                     QDUC mode                 1.25
      Logic 1                                  8� interpolation                   2             pF
      Logic 0
                                                                                                V
   Input Capacitance                                                                  0.6 V
XTAL_SEL INPUT
                                                                                                pF
   Logic 1 Voltage
   Logic 0 Voltage                                                       2.8          V
   Input Capacitance
CMOS LOGIC OUTPUTS                                                                    0.4 V
   Voltage
                                                                              16      mA
      Logic 1
      Logic 0                                                                 610     mA
POWER SUPPLY CURRENT
      DVDD_I/O (3.3V) Pin Current Consumption                                 28      mA
      DVDD (1.8V) Pin Current Consumption
      AVDD (3.3V) Pin Current Consumption                                     105     mA
      AVDD (1.8V) Pin Current Consumption
POWER CONSUMPTION                                                             800     mW
   Single Tone Mode
   Continuous Modulation                                                      1400 1800 mW
   Inverse Sinc Filter Power Consumption
   Full Sleep Mode                                                            150 200 mW

                                                                              12 40   mW

1 The system clock is limited to 750 MHz maximum in BFI mode.
2 The gain value for VCO range Setting 5 is measured at 1000 MHz.
3 Wake-up time refers to the recovery from analog power-down modes. The longest time required is for the Reference Clock Multiplier PLL to relock to the reference.
4 SYSCLK cycle refers to the actual clock frequency used on-chip by the DDS. If the reference clock multiplier is used to multiply the external reference clock frequency,

the SYSCLK frequency is the external frequency multiplied by the reference clock multiplication factor. If the reference clock multiplier and divider are not used, the
SYSCLK frequency is the same as the external reference clock frequency.

                                               Rev. C | Page 7 of 64
AD9957                                                                                             Data Sheet

ABSOLUTE MAXIMUM RATINGS                                                                                          DIGITAL INPUTS
                                                                                                                                    DVDD_I/O
Table 2.                               Rating                       06384-003
Parameter                              2V                                                                    INPUT
AVDD (1.8V), DVDD (1.8V) Supplies      4V
AVDD (3.3V), DVDD_I/O (3.3V) Supplies  -0.7 V to +4 V                                            AVOID OVERDRIVING DIGITAL INPUTS.
Digital Input Voltage                  -0.7 V to +2.2 V                                          FORWARD BIASING ESD DIODES MAY
XTAL_SEL                               5 mA                                                      COUPLE DIGITAL NOISE ONTO POWER
Digital Output Current                 -65�C to +150�C                                           PINS.
Storage Temperature Range              -40�C to +85�C
Operating Temperature Range            22�C/W                                                 Figure 2. Equivalent Input Circuit
JA                                     2.8�C/W
JC                                     150�C                                                                       DAC OUTPUTS
Maximum Junction Temperature           300�C                                                                              AVDD
Lead Temperature, Soldering (10 sec)
                                                                                                                    IOUT IOUT
Stresses above those listed under Absolute Maximum Ratings                                       MUST TERMINATE OUTPUTS TO AGND
may cause permanent damage to the device. This is a stress                                       FOR CURRENT FLOW. DO NOT EXCEED
rating only; functional operation of the device at these or any                                  THE OUTPUT VOLTAGE COMPLIANCE
other conditions above those indicated in the operational                                        RATING.
section of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect                                    Figure 3. Equivalent Output Circuit
device reliability.
                                                                    ESD CAUTION
                                                                    06384-055

                                       Rev. C | Page 8 of 64
Data Sheet                                                                                                                                                                                                                                                                       AD9957

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                              100 NC
                                  99 NC
                                       98 NC
                                            97 NC
                                                 96 AGND
                                                     95 XTAL_SEL
                                                          94 REFCLK_OUT
                                                               93 NC
                                                                    92 AVDD (1.8V)
                                                                         91 REF_CLK
                                                                              90 REF_CLK
                                                                                   89 AVDD (1.8V)
                                                                                       88 AGND
                                                                                            87 NC
                                                                                                 86 NC
                                                                                                      85 AGND
                                                                                                           84 DAC_RSET
                                                                                                                83 AVDD (3.3V)
                                                                                                                     82 AGND
                                                                                                                         81 IOUT
                                                                                                                              80 IOUT
                                                                                                                                   79 AGND
                                                                                                                                        78 AGND
                                                                                                                                             77 AVDD (3.3V)
                                                                                                                                                  76 AVDD (3.3V)

                       NC 1   PIN 1                                                                                                                               75 AVDD (3.3V)
PLL_LOOP_FILTER 2             INDICATOR                                                                                                                           74 AVDD (3.3V)
                                                                                                                                                                  73 AGND
          AVDD (1.8V) 3                      AD9957                                                                                                               72 NC
                   AGND 4                                                                                                                                         71 I/O_RESET
                   AGND 5                TQFP-100 (E_PAD)                                                                                                         70 CS
                                              TOP VIEW                                                                                                            69 SCLK
          AVDD (1.8V) 6                                                                                                                                           68 SDO
             SYNC_IN+ 7                     (Not to Scale)                                                                                                        67 SDIO
             SYNC_IN� 8                                                                                                                                           66 DVDD_I/O (3.3V)
                                                                                                                                                                  65 DGND
         SYNC_OUT+ 9                                                                                                                                              64 DVDD (1.8V)
         SYNC_OUT� 10                                                                                                                                             63 DGND
    DVDD_I/O (3.3V) 11                                                                                                                                            62 DGND
   SYNC_SMP_ERR 12                                                                                                                                                61 NC
                                                                                                                                                                  60 OSK
                   DGND 13                                                                                                                                        59 I/O_UPDATE
   MASTER_RESET 14                                                                                                                                                58 DGND
    DVDD_I/O (3.3V) 15                                                                                                                                            57 DVDD (1.8V)
                                                                                                                                                                  56 DVDD_I/O (3.3V)
                   DGND 16                                                                                                                                        55 SYNC_CLK
          DVDD (1.8V) 17                                                                                                                                          54 PROFILE0
    EXT_PWR_DWN 18                                                                                                                                                53 PROFILE1
                                                                                                                                                                  52 PROFILE2
            PLL_LOCK 19                                                                                                                                           51 RT
             CCI_OVFL 20
    DVDD_I/O (3.3V) 21

                   DGND 22
          DVDD (1.8V) 23

                       NC 24
                      D17 25

                              D16 26
                                  D15 27
                                       DVDD_I/O (3.3V) 28
                                            DGND 29
                                                 DVDD (1.8V) 30
                                                      D14 31
                                                           D13 32
                                                               D12 33
                                                                    D11 34
                                                                         D10 35

                                                                              D9 36
                                                                                   D8 37
                                                                                        D7 38
                                                                                            D6 39
                                                                                                 PDCLK 40
                                                                                                      TxENABLE/FS 41
                                                                                                           D5/SPORT I-DATA 42
                                                                                                                D4/SPORT Q-DATA 43
                                                                                                                     D3 44
                                                                                                                          DVDD_I/O (3.3V) 45
                                                                                                                               DGND 46
                                                                                                                                   DVDD (1.8V) 47
                                                                                                                                        D2 48
                                                                                                                                             D1 49
                                                                                                                                                  D0 50

                                                                                                                                                                                                                                                                      06384-004
NOTES
1. NC = NO CONNECT.
2. EXPOSED PAD SHOULD BE SOLDERED TO GROUND.

                                                     Figure 4. Pin Configuration

                                         Rev. C | Page 9 of 64
AD9957                                                                                                          Data Sheet

Table 3. Pin Function Descriptions

Pin No.            Mnemonic         I/O1 Description

1, 24, 61, 72, 86, NC                  Not Connected. Allow device pin to float.
87, 93, 97 to 100

2                  PLL_LOOP_FILTER I   PLL-Loop Filter Compensation. See External PLL Loop Filter Components section.

3, 6, 89, 92       AVDD (1.8V)      I  Analog Core VDD. 1.8 V analog supplies.

74 to 77, 83       AVDD (3.3V)      I  Analog DAC VDD. 3.3 V analog supplies.

17, 23, 30, 47, 57, DVDD (1.8V)     I  Digital Core VDD. 1.8 V digital supplies.
64

11, 15, 21, 28, 45, DVDD_I/O (3.3V) I  Digital Input/Output VDD. 3.3 V digital supplies.
56, 66

4, 5, 73, 78, 79,  AGND             I  Analog Ground.
82, 85, 88, 96

13, 16, 22, 29, 46, DGND            I  Digital Ground.
58, 62, 63, 65

7                  SYNC_IN+         I  Synchronization Signal, Digital Input (Rising Edge Active). Synchronization signal from

                                       external master to synchronize internal subclocks. See the Synchronization of Multiple

                                       Devices section.

8                  SYNC_IN-         I  Synchronization Signal, Digital Input (Falling Edge Active). Synchronization signal from

                                       external master to synchronize internal subclocks. See the Synchronization of Multiple

                                       Devices section.

9                  SYNC_OUT+        O Synchronization Signal, Digital Output (Rising Edge Active). Synchronization signal from

                                       internal device subclocks to synchronize external slave devices. See the Synchronization of

                                       Multiple Devices section.

10                 SYNC_OUT-        O Synchronization Signal, Digital Output (Falling Edge Active). Synchronization signal from

                                       internal device subclocks to synchronize external slave devices. See the Synchronization of

                                       Multiple Devices section.

12                 SYNC_SMP_ERR O Synchronization Sample Error, Digital Output (Active High). A high on this pin indicates

                                       that the AD9957 did not receive a valid sync signal on SYNC_IN+/SYNC_IN-. See the

                                       Synchronization of Multiple Devices section.

14                 MASTER_RESET I      Master Reset, Digital Input (Active High). This pin clears all memory elements and sets

                                       registers to default values.

18                 EXT_PWR_DWN I       External Power-Down, Digital Input (Active High). A high level on this pin initiates the

                                       currently programmed power-down mode. See the Power-Down Control section for

                                       further details. If unused, tie to ground.

19                 PLL_LOCK         O PLL Lock, Digital Output (Active High). A high on this pin indicates that the clock multiplier

                                       PLL has acquired lock to the reference clock input.

20                 CCI_OVFL         O CCI Overflow Digital Output, Active High. A high on this pin indicates a CCI filter overflow.

                                       This pin remains high until the CCI overflow condition is cleared.

25 to 27, 31 to    D<17:0>          I/O Parallel Data Input Bus (Active High). These pins provide the interleaved, 18-bit, digital, I
39, 42 to 44, 48                             and Q vectors for the modulator to upconvert. Also used for a GPIO port in Blackfin
to 50                                        interface mode.

42                 SPORT I-DATA     I  In Blackfin interface mode, this pin serves as the I-data serial input.

43                 SPORT Q-DATA     I  In Blackfin interface mode, this pin serves as the Q-data serial input.

40                 PDCLK            O Parallel Data Clock, Digital Output (Clock). See the Signal Processing section for details.

41                 TxENABLE/FS      I  Transmit Enable, Digital Input (Active High). See the Signal Processing section for details.

                                       In Blackfin interface mode, this pin serves as the FS input to receive the RFS output signal
                                       from the Blackfin.

51                 RT               I  RAM Trigger, Digital Input (Active High). This pin provides control for the RAM amplitude

                                       scaling function. When this function is engaged, a high sweeps the amplitude from the

                                       beginning RAM address to the end. A low sweeps the amplitude from the end RAM

                                       address to the beginning. If unused, connect to ground or supply.

52 to 54           PROFILE<2:0>     I  Profile Select Pins, Digital Inputs (Active High). These pins select one of eight

                                       phase/frequency profiles for the DDS core (single tone or carrier tone). Changing the state

                                       of one of these pins transfers the current contents of all I/O buffers to the corresponding

                                       registers. State changes should be set up to the SYNC_CLK pin.

55                 SYNC_CLK         O Output System Clock/4, Digital Output (Clock). The I/O_UPDATE and PROFILE<2:0> pins

                                       should be set up to the rising edge of this signal.

                                       Rev. C | Page 10 of 64
Data Sheet                                                                                                             AD9957

Pin No.                   Mnemonic     I/O1 Description
59                        I/O_UPDATE
                                       I/O Input/Output Update; Digital Input Or Output (Active High) Depending on the Internal I/O
                                                Update Active Bit. A high on this pin indicates a transfer of the contents of the I/O buffers
                                                to the corresponding internal registers.

60                        OSK          I  Output Shift Keying, Digital Input (Active High). When using OSK (manual or automatic),

                                          this pin controls the OSK function. See the Output Shift Keying (OSK) section of the data

                                          sheet for details. When not using OSK, tie this pin high.

67                        SDIO         I/O Serial Data Input/Output, Digital Input/Output (Active High). This pin can be either
                                                unidirectional or bidirectional (default), depending on configuration settings. In
                                                bidirectional serial port mode, this pin acts as the serial data input and output. In
                                                unidirectional, it is an input only.

68                        SDO          O Serial Data Output, Digital Output (Active High). This pin is only active in unidirectional
                                                serial data mode. In this mode, it functions as the output. In bidirectional mode, this pin is
                                                not operational and should be left floating.

69                        SCLK         I  Serial Data Clock. Digital clock (rising edge on write, falling edge on read). This pin

                                          provides the serial data clock for the control data path. Write operations to the AD9957

                                          use the rising edge. Readback operations from the AD9957 use the falling edge.

70                        CS           I  Chip Select, Digital Input (Active Low). Bringing this pin low enables the AD9957 to detect

                                          serial clock rising/falling edges. Bringing this pin high causes the AD9957 to ignore input

                                          on the serial data pins.

71                        I/O_RESET    I  Input/Output Reset, Digital Input (Active High). Rather than resetting the entire device

                                          during a failed communication cycle, when brought high, this pin resets the state machine

                                          of the serial port controller and clears any I/O buffers that have been written since the last

                                          I/O update. When unused, tie this pin to ground to avoid accidental resets.

80                        IOUT         O Open-Source DAC Complementary Output Source. Analog output, current mode. Connect
                                                through 50  to AGND.

81                        IOUT         O Open-Source DAC Output Source. Analog output, current mode. Connect through 50  to
                                                AGND.

84                        DAC_RSET     O Analog Reference Pin. This pin programs the DAC output full-scale reference current.
                                                Attach a 10 k resistor to AGND.

90                        REF_CLK      I  Reference Clock Input. Analog input. See the REFCLK Overview section for more details.

91                        REF_CLK      I  Complementary Reference Clock Input. Analog input. See the REFCLK Overview section

                                          for more details.

94                        REFCLK_OUT   O Reference Clock Output. Analog output. See the REFCLK Overview section for more
                                                details.

95                        XTAL_SEL     I  Crystal Select (1.8 V Logic). Analog input (active high). Driving the XTAL_SEL pin high enables

                                          the internal oscillator to be used with a crystal resonator. If unused, connect it to AGND.

(EPAD)                    Exposed Pad     The EPAD should be soldered to ground.
                          (EPAD)

1 I = input, O = output.

                                          Rev. C | Page 11 of 64
AD9957                                                                                                                                                                        Data Sheet

TYPICAL PERFORMANCE CHARACTERISTICS

                    1                                                                                                                                                                              1
0                                                                                                                       0

�10                                                                                                                     �10

�20                                                                                                                     �20

�30                                                                                                                     �30

�40                                                                                                                     �40

�50                                                                                                                     �50

�60                                          1                                                                          �60

�70                                                                                                                     �70

�80                                                                                                                                                                        1
                                                                                                                        �80

�90                                                                                  06384-048                          �90                                                                                 06384-049

�100                      50MHz/DIV                                     STOP 500MHz                                     �100                   5kHz/DIV                       SPAN 50kHz
        START 0Hz                                                                                                               CENTER 102MHz

Figure 5. 15.625 kHz Quadrature Tone, Carrier = 102 MHz,                                                                         Figure 8. Narrow-Band View of Figure 5
                       CCI = 16, fS = 1 GHz                                                                                  (with Carrier and Lower Sideband Suppression)

                                          1                                                                                                                                                             1
0                                                                                                                            0

�10                                                                                                                     �10

�20                                                                                                                     �20

�30                                                                                                                     �30

�40                                                                                                                     �40

�50                                                                                                                     �50

�60                                             1                                                                       �60

�70                                                                                                                     �70
                                                                                                                                                                           1
�80
                                                                                                                        �80

�90                                                                                  06384-050                          �90                                                                                            06384-051

�100                      50MHz/DIV                                     STOP 500MHz                                     �100                   5kHz/DIV                                               SPAN 50kHz
        START 0MHz                                                                                                              CENTER 222MHz

Figure 6. 15.625 kHz Quadrature Tone, Carrier = 222 MHz,                                                                         Figure 9. Narrow-Band View of Figure 6
                       CCI = 16, fS = 1 GHz                                                                                  (with Carrier And Lower Sideband Suppression)

                                                                     1                                                                                                                                   1
0                                                                                                                            0

�10                                                                                                                     �10

�20                                                                                                                     �20

�30                                                                                                                     �30

�40                                                                                                                     �40

�50                    1                                                                                                �50

�60                                                                                                                     �60

�70                                                                                                                     �70

�80                                                                                                                                                                        1
                                                                                                                        �80

�90                                                                                  06384-052                          �90                                                                                            06384-053

�100                      50MHz/DIV                                     STOP 500MHz                                     �100                   5kHz/DIV                                               SPAN 50kHz
        START 0Hz                                                                                                               CENTER 372MHz

Figure 7. 15.625 kHz Quadrature Tone, Carrier = 372 MHz,                                                                         Figure 10. Narrow-Band View of Figure 7
                       CCI = 16, fS = 1 GHz                                                                                  (with Carrier and Lower Sideband Suppression)

                                                                                                Rev. C | Page 12 of 64
Data Sheet                                                                                                               AD9957

     0                                      06384-044                               0                                       06384-041
�10                                                                            �10
�20                50MHz/DIV  STOP 500MHz                                      �20                   2MHz/DIV  SPAN 20MHz
�30                                                                            �30
�40                                                                            �40
�50                                                                            �50
�60                                                                            �60
�70                                                                            �70
�80                                                                            �80
�90                                                                            �90
�100                                                                           �100

        START 0Hz                                                                      CENTER 102MHz

Figure 11. QPSK, 7.8125 Msymbols/s, 4x Oversampled Raised Cosine,              Figure 14. Narrow-Band View of Figure 11
              = 0.25, CCI = 8, Carrier = 102 MHz, fS = 1 GHz

0                                                                                   0
                                                                                �10
�10                                                                             �20
                                                                                �30
�20                                                                             �40
                                                                                �50
�30                                                                             �60
                                                                                �70
�40                                                                             �80
                                                                                �90
�50                                                                            �100

�60                                                                                    CENTER 222MHz

�70

�80

�90                                         06384-045                                                                       06384-042

�100                50MHz/DIV  STOP 500MHz                                                            2MHz/DIV  SPAN 20MHz
        START 0MHz

Figure 12. QPSK, 7.8125 Msymbols/s, 4x Oversampled Raised Cosine,              Figure 15. Narrow-Band View of Figure 12
              = 0.25, CCI = 8, Carrier = 222 MHz, fS = 1 GHz

0                                                                                   0
                                                                                �10
�10                                                                             �20
                                                                                �30
�20                                                                             �40
                                                                                �50
�30                                                                             �60
                                                                                �70
�40                                                                             �80
                                                                                �90
�50                                                                            �100

�60                                                                                    CENTER 372MHz

�70

�80

�90                                         06384-046                                                                       06384-043

�100                50MHz/DIV  STOP 500MHz                                                            2MHz/DIV  SPAN 20MHz
        START 0Hz

Figure 13. QPSK, 7.8125 Msymbols/s, 4x Oversampled Raised Cosine,              Figure 16. Narrow-Band View of Figure 13
              = 0.25, CCI = 8, Carrier = 372 MHz, fS = 1 GHz

                                                       Rev. C | Page 13 of 64
AD9957                                                                                                                                                                                                          Data Sheet

            �50                                                                                                                                �90
                                                                                                                                              �100
                                                                                                                                                                        fOUT = 397.8MHz

SFDR (dBc)  �55                                                                     06384-058                                                 �110                      fOUT = 201.1MHz
                           SFDR WITHOUT PLL                                                                                                   �120                           fOUT = 98.6MHz
                                                                                                                      MAGNITUDE (dBc/Hz)      �130
            �60
                                                    SFDR WITH PLL
            �65
                                                                                                                                              �140

                                                                                                                                              �150

            �70

                                                                                                                                              �160 fOUT = 20.1MHz                                               06384-061

            �75      50 100 150 200 250 300 350 400                                                                                           �170                      10k 100k 1M                             10M 100M
                  0                   FREQUENCY OUT (MHz)                                                                                     10        100        1k

                                                                                                                                                                        FREQUENCY OFFSET (Hz)

Figure 17. Wideband SFDR vs. Output Frequency in Single Tone Mode,                                                                            Figure 20. Residual Phase Noise, System Clock = 1 GHz
                    PLL with REFCLK = 15.625 MHz � 64

            �45                                                                                                                                �90                 fOUT = 397.8MHz
                                                                                                                                              �100                       fOUT = 201.1MHz
                                                                        LOW SUPPLY                                                            �110
            �50

                                                     HIGH SUPPLY

            �55                                                                     06384-059

SFDR (dBc)                                                                                                            MAGNITUDE (dBc/ Hz)     �120

            �60

                                                                                                                                              �130

            �65                                                                                                                               �140
                                                                                                                                              �150
            �70                                                                                                                                         fOUT = 20.1MHz

                                                                                                                                              �160                                        fOUT = 98.6MHz        06384-054

            �75      50 100 150 200 250 300 350 400 450                                                                                             10  100        1k   10k 100k          1M 10M 100M
                 0                      FREQUENCY OUT (MHz)

                                                                                                                                                                        FREQUENCY OFFSET (Hz)

Figure 18. SFDR vs. Output Frequency and Supply (�5%) in Single Tone                                                                            Figure 21. Residual Phase Noise Using the REFCLK Multiplier,
                            Mode, REFCLK = 1 GHz                                                                                              REFCLK = 50 MHz with 20x Multiplication, System Clock = 1 GHz

            �50                                                                                                                               1200                      DVDD 1.8V
                                                                      �40�C                                                                   1000

            �55                              +85�C                                  06384-060

                                                                                                                      POWER DISSIPATION (mW)  800

SFDR (dBc)  �60

                                                                                                                                              600

            �65

            �70                                                                                                                               400
                                                                                                                                                                                                     AVDD 1.8V
                                                                                                                                                                                                     AVDD 3.3V
                                                                                                                                                                                                     DVDD 3.3V

                                                                                                                                              200

                                                                                                                                                                                                                06384-062
            �75                                                                                                                                   0
                 0   50 100 150 200 250 300 350 400 450                                                                                            100 200 300 400 500 600 700 800 900 1000
                                        FREQUENCY OUT (MHz)
                                                                                                                                                                         SYSTEM CLOCK FREQUENCY (MHz)
Figure 19. SFDR vs. Frequency and Temperature in Single Tone Mode,
                               REFCLK = 1 GHz                                                                                                 Figure 22. Power Dissipation vs. System Clock (PLL Disabled)

                                                                                    Rev. C | Page 14 of 64
Data Sheet                                                                                                                            AD9957

1200                                                                                 �20

1000             DVDD 1.8V                                                           �30

POWER DISSIPATION (mW)                                                               �40

                                                                                                                                                                06384-063800�50
                                                                                                                                                                                                                                                                                                                                                                               06384-064
                                                                                     �60

600                                                                                  �70

400                                                                                  �80

                                      AVDD 1.8V                                      �90

200              DVDD 3.3V AVDD 3.3V                                                 �100

                                                                                     �110

0                                                                                          CENTER 143.86MHz  2.55MHz/DIV  SPAN 25.5MHz
400         500  600        700  800           900  1000

                 SYSTEM CLOCK FREQUENCY (MHz)                                              Tx CHANNEL          W-CDMA SGFF FWD

Figure 23. Power Dissipation vs. System Clock (PLL Enabled)                                BANDWIDTH: 3.84MHz POWER: �11.88dBm

                                                                                           ADJACENT CHANNEL    LOWER: �78.27dB
                                                                                           BANDWIDTH: 3.84MHz  UPPER: �78.50dB

                                                                                           SPACING: 3MHz

                                                                                           ADJACENT CHANNEL    LOWER: �81.42dB
                                                                                           BANDWIDTH: 3.84MHz  UPPER: �81.87dB
                                                                                           SPACING: 10MHz

                                                                                           Figure 24. Typical ACLR for Wideband CDMA

                                                             Rev. C | Page 15 of 64
AD9957                                                                                                                                                                                               Data Sheet

MODES OF OPERATION                                                                                                 than that of the DAC. An internal chain of rate interpolation
                                                                                                                   filters the user data and upsamples to the DAC sample rate.
OVERVIEW                                                                                                           Combined, the filters provide for programmable rate interpola-
                                                                                                                   tion while suppressing spectral images and retaining the original
The AD9957 has three basic operating modes.                                                                        baseband spectrum.

� Quadrature modulation (QDUC) mode (default)                                                                      QDUC mode employs both the DDS and the rate interpolation
� Interpolating DAC mode                                                                                           filters. In this case, two parallel banks of rate interpolation
� Single tone mode                                                                                                 filters allow baseband processing of in-phase and quadrature
                                                                                                                   (I/Q) signals with the DDS providing the carrier signal to be
The active mode is selected via the operating mode bits in                                                         modulated by the baseband signals. A detailed block diagram of
Control Function Register 1 (CFR1). Single tone mode allows                                                        the AD9957 is shown in Figure 25.
the device to operate as a sinusoidal generator with the DDS
driving the DAC directly.                                                                                          The inverse sinc filter is available in all three modes.

Interpolating DAC mode bypasses the DDS, allowing the user
to deliver baseband data to the device at a sample rate lower

                 DATA ASSEMBLER AND FORMATTER                      INVERSE                                 AD9957
                        BLACKFIN INTERFACE                            CCI
                                               18  I
                                                                               HALF-BAND
                                               16                                 FILTERS (4�)

                                                                                           CCI                                                        8  AUX
                                                                                              (1� TO 63�)                            DAC GAIN            DAC
                                                                                                      PW                                                 8-BIT
I/Q IN 18                                                      IS                                                          DDS                                                                       DAC_RSET
                                                                                                                                                                                                     IOUT
                                                              QS   INVERSE                                            cos (t+)                                    DAC                                IOUT
                                               16                     CCI                                                                                        14-BIT
                                               18                                                                      sin (t+)        INVERSE                                                       REFCLK_OUT
                                                                               HALF-BAND                                                  SINC           OUTPUT
                                                               Q                  FILTERS (4�)                          CLOCK                             SCALE                                      REF_CLK
                                                                                                                                             FILTER      FACTOR                                      REF_CLK
                                                                                           CCI           OSK                                                                             CLOCK MODE
                                                                                              (1� TO 63�)

                                                                                                      FTW

                                                                                                                                 SYSCLK  �2

     PDCLK           PARALLEL DATA                                 INTERNAL CLOCK TIMING AND CONTROL                                     PLL
TxENABLE         TIMING AND CONTROL

                                                                                                                                                                                                     XTAL_SEL

            FTW  PROGRAMMING                                       SERIAL I/O    RAM                         POWER
             PW    REGISTERS                                          PORT     I Q IS QS                      DOWN
                                                                                                           CONTROL
                      3
                                                                                                                                 22

                                               PROFILE
                                                    I/O_UPDATE

                                                                       SDIO
                                                                           SDO
                                                                               SCLK
                                                                                   I/O_RESET

                                                                                       CS
                                                                                                          RT
                                                                                                                     CCI_OVFL
                                                                                                                        OSK
                                                                                                                                    EXT_PWR_DWN
                                                                                                                                                SYNC_OUT
                                                                                                                                                      SYNC_IN
                                                                                                                                                                              PLL_LOCK
                                                                                                                                                                                    PLL_LOOP_FILTER
                                                                                                                                                                                                      MASTER_RESET

                                                                                                                                                                                                                                                                                                                                   06384-005

                                                                               Figure 25. Detailed Block Diagram

                                                                               Rev. C | Page 16 of 64
Data Sheet                                                                                                                                            AD9957

QUADRATURE MODULATION MODE                                                                                         The PROFILE and I/O_UPDATE pins are also synchronous to
                                                                                                                   the PDCLK.
A block diagram of the AD9957 operating in QDUC mode is
shown in Figure 26; grayed items are inactive. The parallel input                                                  The DDS core provides a quadrature (sine and cosine) local
accepts 18-bit I- and Q-words in time-interleaved fashion. That                                                    oscillator signal to the quadrature modulator, where the
is, an 18-bit I-word is followed by an 18-bit Q-word, then the                                                     interpolated I and Q samples are multiplied by the respective
next 18-bit I-word, and so on. One 18-bit I-word and one 18-bit                                                    phase of the carrier and summed together, producing a
Q-word together comprise one internal sample. The data assem-                                                      quadrature modulated data stream. This data stream is routed
bler and formatter de-interleave the I- and Q-words so that each                                                   through the inverse sinc filter (optionally), and the output
sample propagates along the internal data pathway in parallel                                                      scaling multiplier. Then it is applied to the 14-bit DAC to
fashion. Both I and Q data paths are active; the parallel data                                                     produce the quadrature modulated analog output signal.
clock (PDCLK) serves to synchronize the input of I/Q data to
the AD9957.

                 DATA ASSEMBLER AND FORMATTER                      INVERSE                                 AD9957
                        BLACKFIN INTERFACE                            CCI
                                               18  I
                                                                               HALF-BAND
                                               16                                 FILTERS (4�)

                                                                                           CCI                                                        8  AUX
                                                                                              (1� TO 63�)                            DAC GAIN            DAC
                                                                                                      PW                                                 8-BIT
I/Q IN 18                                                      IS                                                          DDS                                                                       DAC_RSET
                                                                                                                                                                                                     IOUT
                                                              QS   INVERSE                                            cos (t+)                                    DAC                                IOUT
                                               16                     CCI                                                                                        14-BIT
                                               18                                                                      sin (t+)        INVERSE                                                       REFCLK_OUT
                                                                               HALF-BAND                                                  SINC           OUTPUT
                                                               Q                  FILTERS (4�)                          CLOCK                             SCALE                                      REF_CLK
                                                                                                                                             FILTER      FACTOR                                      REF_CLK
                                                                                           CCI           OSK                                                                             CLOCK MODE
                                                                                              (1� TO 63�)

                                                                                                      FTW

                                                                                                                                 SYSCLK  �2

     PDCLK           PARALLEL DATA                                 INTERNAL CLOCK TIMING AND CONTROL                                     PLL
TxENABLE         TIMING AND CONTROL

                                                                                                                                                                                                     XTAL_SEL

            FTW  PROGRAMMING                                       SERIAL I/O    RAM                         POWER
             PW    REGISTERS                                          PORT     I Q IS QS                      DOWN
                                                                                                           CONTROL
                      3
                                                                                                                                 22

                                               PROFILE
                                                    I/O_UPDATE

                                                                       SDIO
                                                                           SDO
                                                                               SCLK
                                                                                   I/O_RESET

                                                                                       CS
                                                                                                          RT
                                                                                                                     CCI_OVFL
                                                                                                                          OSK
                                                                                                                                    EXT_PWR_DWN
                                                                                                                                                SYNC_OUT
                                                                                                                                                      SYNC_IN
                                                                                                                                                                              PLL_LOCK
                                                                                                                                                                                    PLL_LOOP_FILTER
                                                                                                                                                                                                      MASTER_RESET

                                                                                                                                                                                                                                                                                                                                                  06384-006

                                                                               Figure 26. Quadrature Modulation Mode

                                                                               Rev. C | Page 17 of 64
AD9957                                                                                                                                            Data Sheet

BLACKFIN INTERFACE (BFI) MODE                                                                                      The Blackfin interface includes an additional pair of half-band
                                                                                                                   filters in both I and Q signal paths (not shown explicitly in the
A subset of the QDUC mode is the Blackfin interface (BFI)                                                          diagram). The two half-band filters increase the interpolation
mode, shown in Figure 27; grayed items are inactive. In this                                                       of the baseband data by a factor of four, relative to the normal
mode, a separate I and Q serial bit stream is applied to the                                                       QDUC mode.
baseband data port instead of parallel data-words. The two
serial inputs provide for 16-bit I- and Q-words (unlike the                                                        The synchronization of the serial data occurs through the
18-bit words in normal QDUC mode). The serial bit streams                                                          PDCLK signal. In BFI mode, the PDCLK signal is effectively
are delivered to the Blackfin interface. The Blackfin interface                                                    the bit clock for the serial data.
converts the 16-bit serial data into 16-bit parallel data to
propagate down the signal processing chain.                                                                        Note that the system clock is limited to 750 MHz in BFI mode.

                 DATA ASSEMBLER AND FORMATTER                      INVERSE                                 AD9957
                        BLACKFIN INTERFACE                            CCI
                                               18  I
                                                                               HALF-BAND
                                               16                                 FILTERS (4�)

                                                                                           CCI                                                        8  AUX
                                                                                              (1� TO 63�)                            DAC GAIN            DAC
                                                                                                      PW                                                 8-BIT
I/Q IN 2                                                       IS                                                          DDS                                                                       DAC_RSET
                                                                                                                                                                                                     IOUT
                                                              QS   INVERSE                                            cos (t+)                                    DAC                                IOUT
                                               16                     CCI                                                                                        14-BIT
                                               18                                                                      sin (t+)        INVERSE                                                       REFCLK_OUT
                                                                               HALF-BAND                                                  SINC           OUTPUT
                                                               Q                  FILTERS (4�)                          CLOCK                             SCALE                                      REF_CLK
                                                                                                                                             FILTER      FACTOR                                      REF_CLK
                                                                                           CCI           OSK                                                                             CLOCK MODE
                                                                                              (1� TO 63�)

                                                                                                      FTW

                                                                                                                                 SYSCLK  �2

     PDCLK           PARALLEL DATA                                 INTERNAL CLOCK TIMING AND CONTROL                                     PLL
TxENABLE         TIMING AND CONTROL

                                                                                                                                                                                                     XTAL_SEL

            FTW  PROGRAMMING                                       SERIAL I/O    RAM                         POWER
             PW    REGISTERS                                          PORT     I Q IS QS                      DOWN
                                                                                                           CONTROL
                      3
                                                                                                                                 22

                                               PROFILE
                                                    I/O_UPDATE

                                                                       SDIO
                                                                           SDO
                                                                               SCLK
                                                                                   I/O_RESET

                                                                                       CS
                                                                                                          RT
                                                                                                                     CCI_OVFL
                                                                                                                          OSK
                                                                                                                                    EXT_PWR_DWN
                                                                                                                                                SYNC_OUT
                                                                                                                                                      SYNC_IN
                                                                                                                                                                              PLL_LOCK
                                                                                                                                                                                    PLL_LOOP_FILTER
                                                                                                                                                                                                      MASTER_RESET

                                                                                                                                                                                                                                                                                                                                                  06384-007

                                                                   Figure 27. Quadrature Modulation Mode, Blackfin Interface

                                                                               Rev. C | Page 18 of 64
Data Sheet                                                                                                                                           AD9957

INTERPOLATING DAC MODE                                                                                            No modulation takes place in the interpolating DAC mode;
                                                                                                                  therefore, the spectrum of the data supplied at the parallel port
A block diagram of the AD9957 operating in interpolating DAC                                                      remains at baseband. However, a sample rate conversion takes
mode is shown in Figure 28; grayed items are inactive. In this                                                    place based on the programmed interpolation rate. The inter-
mode, the Q data path, DDS, and modulator are all disabled; only                                                  polation hardware processes the signal, effectively performing
the I data path is active.                                                                                        an oversample with a zero-stuffing operation. The original
                                                                                                                  input spectrum remains intact and the images that otherwise
As in quadrature modulation mode, the PDCLK pin functions                                                         would occur from the sample rate conversion process are
as a clock, synchronizing the input of data to the AD9957.                                                        suppressed by the interpolation signal chain.

                 DATA ASSEMBLER AND FORMATTER                     INVERSE                                 AD9957
                        BLACKFIN INTERFACE                           CCI
                                               18  I
                                                                              HALF-BAND
                                               16                                FILTERS (4�)

                                                                                          CCI                                                        8  AUX
                                                                                             (1� TO 63�)                            DAC GAIN            DAC
                                                                                                     PW                                                 8-BIT
             18                                    IS                                                                     DDS                                                                       DAC_RSET
I/Q IN                                                                                                                                                                                              IOUT
                                                                                                                     cos (t+)                                                                       IOUT
                                                              QS  INVERSE                                                                                       DAC
                                               16                    CCI                                              sin (t+)                                 14-BIT                               REFCLK_OUT
                                                                                                                                      INVERSE
                                               18                             HALF-BAND                                CLOCK             SINC   OUTPUT                                              REF_CLK
                                                               Q                 FILTERS (4�)                                                    SCALE                                              REF_CLK
                                                                                                        OSK                                 FILTERFACTOR
                                                                                          CCI                                                                                           CLOCK MODE
                                                                                             (1� TO 63�)                                �2

                                                                                                     FTW

                                                                                                                                SYSCLK

     PDCLK           PARALLEL DATA                                INTERNAL CLOCK TIMING AND CONTROL                                     PLL
TxENABLE         TIMING AND CONTROL

                                                                                                                                                                                                    XTAL_SEL

            FTW PROGRAMMING                                       SERIAL I/O      RAM                       POWER
                                                                     PORT     I Q IS QS                      DOWN
            PW   REGISTERS                                                                                CONTROL

                                               3                                                                                22

                                                  PROFILE
                                                       I/O_UPDATE

                                                                         SDIO
                                                                            SDO
                                                                                 SCLK
                                                                                     I/O_RESET

                                                                                         CS
                                                                                                          RT
                                                                                                                      CCI_OVFL
                                                                                                                           OSK
                                                                                                                                      EXT_PWR_DWN
                                                                                                                                                  SYNC_OUT
                                                                                                                                                        SYNC_IN
                                                                                                                                                                                PLL_LOCK
                                                                                                                                                                                      PLL_LOOP_FILTER
                                                                                                                                                                                                         MASTER_RESET

                                                                                                                                                                                                                                                                                                                                                     06384-008

                                                                              Figure 28. Interpolating DAC Mode

                                                                              Rev. C | Page 19 of 64
AD9957                                                                                                                                          Data Sheet

SINGLE TONE MODE                                                                                                 cosine or sine output of the DDS. The sinusoid at the DDS
                                                                                                                 output can be scaled using a 14-bit amplitude scale factor (ASF)
A block diagram of the AD9957 operating in single tone mode                                                      and optionally routed through the inverse sinc filter.
is shown in Figure 29; grayed items are inactive. In this mode,
both I and Q data paths are disabled from the 18-bit parallel                                                    Single tone mode offers the output shift keying (OSK) function.
data port up to, and including, the modulator. The internal                                                      It provides the ability to ramp the amplitude scale factor between
DDS core produces a single frequency signal based on the                                                         zero and an arbitrary preset value over a programmable time
programmed tuning word. The user may select either the                                                           interval.

                DATA ASSEMBLER AND FORMATTER                     INVERSE                                 AD9957
                       BLACKFIN INTERFACE                           CCI
                                              18  I
                                                                             HALF-BAND
                                              16                                FILTERS (4�)

                                                                                         CCI                                                        8  AUX
                                                                                            (1� TO 63�)                            DAC GAIN            DAC
                                                                                                    PW                                                 8-BIT
I/Q IN 10                                         IS                                                                     DDS                                                                       DAC_RSET
                                                                                                                                                                                                   IOUT
                                                             QS  INVERSE                                            cos (t+)                                    DAC                                IOUT
                                              16                    CCI                                                                                        14-BIT
                                                                                                                     sin (t+)        INVERSE                                                       REFCLK_OUT
                                              18                             HALF-BAND                                                  SINC           OUTPUT
                                                              Q                 FILTERS (4�)                          CLOCK                             SCALE                                      REF_CLK
                                                                                                                                           FILTER      FACTOR                                      REF_CLK
                                                                                         CCI           OSK                                                                             CLOCK MODE
                                                                                            (1� TO 63�)

                                                                                                    FTW

                                                                                                                               SYSCLK  �2

     PDCLK          PARALLEL DATA                                INTERNAL CLOCK TIMING AND CONTROL                                     PLL
TxENABLE        TIMING AND CONTROL

                                                                                                                                                                                                   XTAL_SEL

            FTW PROGRAMMING                                      SERIAL I/O      RAM                       POWER
                                                                    PORT     I Q IS QS                      DOWN
            PW  REGISTERS                                                                                CONTROL

                                              3                                                                                22

                                                 PROFILE
                                                      I/O_UPDATE

                                                                        SDIO
                                                                           SDO
                                                                                SCLK
                                                                                    I/O_RESET

                                                                                        CS
                                                                                                         RT
                                                                                                                     CCI_OVFL
                                                                                                                          OSK
                                                                                                                                     EXT_PWR_DWN
                                                                                                                                                 SYNC_OUT
                                                                                                                                                       SYNC_IN
                                                                                                                                                                               PLL_LOCK
                                                                                                                                                                                     PLL_LOOP_FILTER
                                                                                                                                                                                                        MASTER_RESET

                                                                                                                                                                                                                                                                                                                                                   06384-009

                                                                             Figure 29. Single Tone Mode

                                                                             Rev. C | Page 20 of 64
Data Sheet                                                                                               AD9957

SIGNAL PROCESSING                                                     TRANSMIT ENABLE PIN (TxENABLE)

For a better understanding of the operation of the AD9957, it         The AD9957 accepts a user-generated signal applied to the
is helpful to follow the signal path in quadrature modulation         TxENABLE pin that gates the user supplied data. Polarity of
mode from the parallel data port to the output of the DAC,            the TxENABLE pin is set using the TxENABLE invert bit (see
examining the function of each block (see Figure 26).                 the Register Map section for details). When TxENABLE is true,
                                                                      the device latches data into the device on the expected edge of
The internal system clock (SYSCLK) signal that generates from         PDCLK (based on the PDCLK invert bit). When TxENABLE
the timing source provided to the REF_CLK pins provides all           is false, the device ignores the data supplied to the port, even
timing within the AD9957.                                             though the PDCLK may continue to operate. Furthermore,
                                                                      when the TxENABLE pin is held false, then the device either
PARALLEL DATA CLOCK (PDCLK)                                           forces the 18-bit data-words to Logic 0s, or it retains the last
                                                                      value present on the data port prior to TxENABLE switching
The AD9957 generates a signal on the PDCLK pin, which is a            to the false state (see the data assembler hold last value bit in
clock signal that runs at the sample rate of the parallel data port.  the Register Map section).
PDCLK serves as a data clock for the parallel port in QDUC
and interpolating DAC modes; in BFI mode, it is a bit clock.          Alternatively, rather than operating the TxENABLE pin as a
Normally, the device uses the rising edges on PDCLK to latch          gate for framing bursts of data, it can be driven with a clock
the user-supplied data into the data port. Alternatively, the         signal operating at the parallel port data rate. When driven by
PDCLK Invert bit selects the falling edges as the active edges.       a clock signal, the transition from the false to true state must
Furthermore, the PDCLK enable bit is used to switch off the           meet the required setup and hold times on each cycle to ensure
PDCLK signal. Even when the output signal is turned off via the       proper operation.
PDCLK enable bit, PDCLK continues to operate internally. The
device uses PDCLK internally to capture parallel data. Note that      In QDUC mode, on the false-to-true edge of TxENABLE, the
PDCLK is Logic 0 when disabled.                                       device is ready to receive the first I-word. The first I-word is
                                                                      latched into the device coincident with the active edge of PDCLK.
In QDUC mode, the AD9957 expects alternating I- and Q-                The next active edge of PDCLK latches in a Q-word, and so on,
data-words at the parallel port (see Figure 31). Each active edge     until TxENABLE is returned to a static false state. The user may
of PDCLK captures one 18-bit word; therefore, there are two           reverse the ordering of the I- and Q-words via the Q-First Data
PDCLK cycles per I/Q pair. In BFI mode, the AD9957 expects            Pairing bit. Furthermore, the user must ensure that an even
two serial bit streams, each segmented into 16-bit words with         number of data words are delivered to the device as it must
PDCLK indicating each new bit. In either case, the output clock       capture both an I- and a Q-word before the data is processed
rate is fPDCLK as explained in the Input Data Assembler section.      along the signal chain.

In QDUC applications that require a consistent timing relation-       In interpolating DAC mode, TxENABLE operation is similar to
ship between the internal SYSCLK signal and the PDCLK signal,         QDUC mode, but without the need for I/Q data pairing; the
the PDCLK rate control bit is used to slightly alter the operation    even-number-of-PDCLK-cycles rule does not apply.
of PDCLK. When this bit is set, the PDCLK rate is reduced by
a factor of two. This causes rising edges on PDCLK to latch           In BFI mode, operation of the TxENABLE pin is similar except
incoming I-words and falling edges to latch incoming Q-words.         that instead of the false-to-true edge marking the first I-word,
Again, the edge polarity assignment is reversible via the PDCLK       it marks the first I and Q bits in a serial frame. The user must
Invert bit.                                                           ensure that all 16-bits of a serial frame are delivered because the
                                                                      device must capture a full 16-bit I- and Q-word before the data
                                                                      is processed along the signal chain.

                                                                      The timing relationships between TxENABLE, PDCLK, and
                                                                      DATA are shown in Figure 30, Figure 31, and Figure 32.

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AD9957                                                                                                                            Data Sheet

TxENABLE                      tDS                                                                                            tDH
     PDCLK
    D<17:0>                   tDS

                                       I0          I1            I2          I3                                     IK � 1        IK                   06384-010

                                       tDH

                                       Figure 30. 18-Bit Parallel Port Timing Diagram--Interpolating DAC Mode

TxENABLE                      tDS                                                                                            tDH
     PDCLK
    D<17:0>                   tDS

                                       I0          Q0            I1          Q1                                     IN            QN                   06384-011

                                       tDH

                                       Figure 31. 18-Bit Parallel Port Timing Diagram--Quadrature Modulation Mode

TxENABLE

         PDCLK

         I DATA       I0  I1       I2      I3  I4  I5  I6        I7  I8  I9         I10      I11  I12          I13  I14     I15

         Q DATA       Q0  Q1       Q2      Q3  Q4  Q5  Q6        Q7  Q8  Q9         Q10      Q11 Q12 Q13 Q14 Q15                  I16n � 1  06384-012
                                                                                                                                  Q16n � 1

                                               Figure 32. Dual Serial I/Q Bit Stream Timing Diagram, BFI Mode

INPUT DATA ASSEMBLER                                                     When the PDCLK rate control bit is active in QDUC mode,
                                                                         however, the frequency of PDCLK becomes
The input to the AD9957 is an 18-bit parallel data port in
QDUC mode or interpolating DAC mode. In BFI mode, it                                f PDCLK  =    f SYSCLK     with PDCLK rate control active
operates as a dual serial data port.                                                                4R

In QDUC mode, it is assumed that two consecutive 18-bit                  In the interpolating DAC mode, the rate of PDCLK is the same
words represent the real (I) and imaginary (Q) parts of a                as QDUC mode with the PDCLK rate control bit active, that is,
complex number of the form, I + jQ. The 18-bit words are
supplied to the input of the AD9957 at a rate of                                    f PDCLK  =    f SYSCLK     for interpolating DAC mode
                                                                                                    4R

f PDCLK  =  f SYSCLK  for QDUC mode                                      In BFI mode, the 18-bit parallel input converts to a dual serial
              2R                                                         input that is, one pin is assigned as the serial input for the I-words
                                                                         and one pin is assigned as the serial input for the Q-words. The
where:                                                                   other 16 pins are not used. Furthermore, each I- and Q-word
fSYSCLK (for all of the PDCLK equations in this section) is the          has a 16-bit resolution. fPDCLK is the bit rate of the I- and Q-data
sample rate of the DAC.                                                  streams and is given by
R (for all of the PDCLK equations in this section) is the
interpolation factor of the programmable interpolation filter.                                    f SYSCLK
                                                                                                    R
                                                                                    f PDCLK  =                 for BFI mode

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Data Sheet                                                                                                                                AD9957

Encoding and pulse shaping of symbols must be implemented                FIXED INTERPOLATOR (4�)
before the data is presented to the input of the AD9957. Data
delivered to the input of the AD9957 may be formatted as either          This block is a fixed 4� rate interpolator, implemented as a
twos complement or offset binary (see the Data Format bit in             cascade of two half-band filters. Together, the sampling rate
Table 13). In BFI mode, the bit sequence order can be set to             of these two filters increases by a factor of four while preserving
either MSB-first or LSB-first (via the Blackfin Bit Order bit).          the spectrum of the baseband signal applied at the input. Both
                                                                         are linear phase filters; virtually no phase distortion is intro-
INVERSE CCI FILTER                                                       duced within their pass bands. Their combined insertion loss
                                                                         is 0.01 dB, preserving the relative amplitude of the input signal.
The inverse cascaded comb integrator (CCI) filter predistorts
the data, compensating for the slight attenuation gradient imposed       The filters are designed to deliver a composite performance that
by the CCI filter (see the Programmable Interpolating Filter             yields a usable pass band of 40% of the input sample rate. Within
section). Data entering the first half-band filter occupies a maxi-      that pass band, ripple does not exceed 0.002 dB peak-to-peak.
mum bandwidth of � fIQ as defined by Nyquist (where fIQ is the           The stop band extends from 60% to 340% of the input sample
sample rate at the input of the first half-band filter); see Figure 33.  rate and offers a minimum of 85 dB attenuation. Figure 34 and
                                                                         Figure 35 show the composite response of the two half-band filters.
If the CCI filter is used, the inband attenuation gradient can pose a
problem for applications requiring an extremely flat pass band.                                       10
For example, if the spectrum of the data supplied to the AD9957
occupies a significant portion of the � fDATA region, the higher                                      0
frequencies of the data spectrum are slightly more attenuated
than the lower frequencies (the worst-case overall droop from                                         �10
f = 0 to � fDATA is <0.8 dB). The inverse CCI filter has a response
characteristic that is the inverse of the CCI filter response over                                    �20
the � fIQ region.
                                                                                                      �30
               INBAND
               ATTENUATION                                                                            �40
               GRADIENT
                                                                         (dB)                         �50
                                                    CCI FILTER RESPONSE                               �60

                                                                                                      �70

                                                                                                      �80

                                                                                                      �90

                                                                                                      �100                                                       06384-014

                                                                                                      �110

                                                                                                      �120        0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
                                                                                                             0                                  fI

                                                                                                      Figure 34. Half-Band 1 and Half-Band 2 Composite Response
                                                                                                         (Frequency Scaled to Input Sample Rate of Half-Band 1)

                                                                                                      0.010

                                                                                                      0.008

                                                                                                      0.006

                                                   f  06384-013                                       0.004
                                          4fIQ
       fIQ                                                                                      (dB)
�fIQ                                                                                                  0.002

          Figure 33. CCI Filter Response                                                              0

The product of the two responses yields an extremely flat                                             �0.002
pass band (�0.05 dB over the baseband Nyquist bandwidth)
eliminating the inband attenuation gradient introduced by the                                         �0.004
CCI filter. The cost is a slight attenuation of the input signal
(approximately 0.5 dB for a CCI interpolation rate of 2, and                                          �0.006
0.8 dB for higher interpolation rates).
                                                                                                      �0.008                                                     06384-015
The inverse CCI filter can be bypassed using the appropriate bit
in the register map; it is automatically bypassed if the CCI inter-                                   �0.010      0.1  0.2      0.3  0.4                      0.5
polation rate is 1�. When bypassed, power to the stage turns off                                               0
to reduce power consumption.
                                                                                                                            fI

                                                                                                                Figure 35. Composite Pass-Band Detail
                                                                                                      (Frequency Scaled to Input Sample Rate of Half-Band 1)

                                                                         In BFI mode, there are two additional half-band filters resident,
                                                                         yielding a total fixed interpolation factor of 16�. The extra BFI
                                                                         filters use the same filter tap coefficient values as the QDUC
                                                                         half-band filters, but their data pathway is 16 bits (instead of
                                                                         18 bits as with the QDUC half-band filters). As such, baseband
                                                                         quantization noise is higher in BFI mode.

                                                      Rev. C | Page 23 of 64
AD9957                                                                                                                        Data Sheet

Knowledge of the frequency response of the half-band filters is                       response portion of the diagram to the right, as it must remain
essential to understanding their impact on the spectral properties                    aligned with the corresponding MfSYMBOL point on the frequency
of the input signal. This is especially true when using the quad-                     axis of the raised cosine spectral diagram. However, if fIQ shifts
rature modulator to upconvert a baseband signal containing                            to the right, so does the half-band response, proportionally.
complex data symbols that have been pulse shaped.
                                                                                      The result is that the raised cosine spectral mask always lies
Consider that a complex symbol is represented by a real (I) and                       within the flat portion (dc to 0.4 fIQ) of the pass band response
an imaginary (Q) component, thus requiring two digital words                          of the first half-band filter, regardless of the choice of  so long
to represent a single complex sample of the form I + jQ. The                          as M > 2. Therefore, for M > 2, the first half-band filter has
sample rate associated with a sequence of complex symbols is                          absolutely no negative impact on the spectrum of the baseband
referred to as fSYMBOL. If pulse shaping is applied to the symbols,                   signal when raised cosine pulse shaping is employed. For the
the sample rate must be increased by some integer factor, M                           case of M = 2, a problem can arise. This is highlighted by the
(a consequence of the pulse shaping process). This new sample                         shaded area in the tail of the  = 1 trace on the raised cosine
rate (fIQ) is related to the symbol rate by                                           spectral mask diagram. Notice that this portion of the raised
                                                                                      cosine spectral mask extends beyond the flat portion of the
     fIQ = MfSYMBOL                                                                   half-band response and causes unwanted amplitude and phase
                                                                                      distortion as the signal passes through the first half-band filter.
where fIQ is the rate at which complex samples must be supplied                       To avoid this, simply ensure that   0.6 when M = 2.
to the input of the first half-band filter in both (I and Q) signal
paths. This rate should not be confused with the rate at which                        PROGRAMMABLE INTERPOLATING FILTER
data is supplied to the AD9957.
                                                                                      The programmable interpolator is implemented as a low-pass
Typically, pulse shaping is applied to the baseband symbols via                       CCI filter. It is programmable by a 6-bit control word, giving a
a filter having a raised cosine response. In such cases, an excess                    range of 2� to 63� interpolation.
bandwidth factor (, 0    1) is used to modify the bandwidth
of the data. For  = 0, the data bandwidth corresponds to fSYMBOL/2;                   The programmable interpolator is bypassed when programmed
for  = 1, the data bandwidth extends to fSYMBOL. Figure 36 shows                      for an interpolation factor of 1. When bypassed, power to the
the relationship between , the bandwidth of the raised cosine                         stage is removed and the inverse CCI filter is also bypassed,
response, and the response of the first half-band filter.                             because its compensation is not needed.

           TYPICAL SPECTRUM OF A RANDOM SYMBOL SEQUENCE                               The output of the programmable interpolator is the data from
                                                                                      the 4� interpolator further upsampled by the CCI filter, accord-
NYQUIST                                                                               ing to the rate chosen by the user. This results in the upsampling of
  BAND                                                                                the input data by a factor of 8� to 252� in steps of four.
WIDTH

                                                                                      The transfer function of the CCI interpolating filter is

�fSYMBOL fSYMBOL        2fSYMBOL                                        f                               e ( R - 1         )5
                                                              3fSYMBOL                                          -j 2
                                                                                                                          
                                                                                      H  (  f  )  =                   fk                            (1)

         RAISED COSINE                                                                                k= 0               
         SPECTRAL MASK
=1                      SAMPLE RATE FOR                                               where R is the programmed interpolation factor, and f is the
  =0            = 0.5   2� OVERSAMPLED                                                frequency normalized to fSYSCLK.
                          PULSE SHAPING
                                                                                      Note that minimum R requirements exist depending on the
�fSYMBOL fSYMBOL        2fSYMBOL                                        f             mode and frequency of fSYSCLK. The minimum R setting is
                                                              4fSYMBOL                defined under the follo wing conditions.

HALF-BAND                                                                             QDUC Mode
   FILTER                                                                             If fSYSCLK is between 500 MSPS to 1 GSPS, then the minimum R is 2.

RESPONSE                                                                              If fSYSCLK is less than 500 MSPS, then the minimum R is 1.

                        INPUT SAMPLE        INPUT SAMPLE                              BFI Mode
                        RATE OF FIRST       RATE OF FIRST                             If fSYSCLK is between 500 MSPS to 750 MSPS, then the minimum
                                                                                      R is 3.
                          HALF-BAND           HALF-BAND
                              FILTER              FILTER

           0.4fIQ �fIQ                 fIQ                          f      06384-016
                                                              2fIQ

         Figure 36. Effect of the Excess Bandwidth Factor ()

The responses in Figure 36 reflect the specific case of M = 2 (the                    If fSYSCLK is between 250 MSPS to 500 MSPS, then the minimum
interpolation factor for the pulse shaping operation). Increasing                     R is 2.
Factor M shifts the location of the fIQ point on the half-band
                                                                                      If fSYSCLK is less than 250 MSPS, then the minimum R is 1.

                                                              Rev. C | Page 24 of 64
Data Sheet                                                                                                          AD9957

QUADRATURE MODULATOR                                                 where the round() function means to round the result to the
                                                                     nearest integer. For example, for fOUT = 41 MHz and fSYSCLK =
The digital quadrature modulator stage shifts the frequency of       122.88 MHz, then FTW = 1,433,053,867 (0x556AAAAB).
the baseband spectrum of the incoming data stream up to the
desired carrier frequency (a process known as upconversion).         In single tone mode, the DDS frequency, phase, and amplitude
                                                                     are all programmable via the serial I/O port. The amplitude
At this point, the baseband data, which was delivered to the         is controlled by means of a digital multiplier using a 14-bit
device at an I/Q sample rate of fIQ, has been upsampled to a rate    fractional scale value called the amplitude scale factor (ASF).
equal to the frequency of SYSCLK, making the data sampling           The LSB weight is 2-14, yielding a multiplier range of 0 to
rate equal to the sampling rate of the carrier signal.               0.99993896484375 (1 - 2-14). To bypass the ASF multiplier,
                                                                     program the appropriate control register bit (see the details of
The frequency of the carrier signal is controlled by a direct        CFR2<24> in the Register Bit Descriptions section). When
digital synthesizer (DDS). The DDS very precisely generates the      bypassed, the ASF multiplier clocks are disabled to conserve
desired carrier frequency from the internal reference clock          power. The phase offset is controlled by means of a digital adder
(SYSCLK). The carrier is applied to the I and Q multipliers in       that uses a 14-bit offset value called the phase offset word (POW).
quadrature fashion (90� phase offset) and summed, yielding a         The adder is situated between the phase accumulator and the
data stream that represents the quadrature modulated carrier.        angle-to-amplitude conversion logic in the DDS core. The adder
                                                                     applies the POW to the instantaneous phase values produced by
The modulation is performed digitally, avoiding the phase            the DDS phase accumulator. The adder is MSB aligned with the
offset, gain imbalance, and crosstalk issues commonly associated     phase accumulator yielding an LSB weight of 2-14 (which equates to
with analog modulators. Note that the modulated, so-called           a resolution of ~0.022� or ~0.000383 radians). Both the ASF and
signal is a number stream sampled at the rate of SYSCLK, the         the POW are available for each of the eight profiles.
same rate at which the DAC is clocked.

The orientation of the modulated signal with respect to the          INVERSE SINC FILTER
carrier is controlled by a spectral invert bit. This bit resides in
each of the eight profile registers. By default, the time domain     The sampled carrier data stream is the input to the digital-to-
output of the quadrature modulator takes the form                    analog converter. The DAC output spectrum is shaped by the
                                                                     characteristic sin(x)/x (or sinc) envelope, due to the intrinsic
I(t) � cos(t) - Q(t) � sin(t)                         (2)            zero-order hold effect associated with DAC-generated signals.
                                                                     The shape of the sinc envelope is well known and can be
When the spectral invert bit is asserted, it becomes                 compensated for. This compensation is provided by the inverse
                                                                     sinc filter preceding the DAC.
I(t) � cos(t) + Q(t) � sin(t)                         (3)

DDS CORE                                                             The inverse sinc filter is implemented as a digital FIR filter. Its
                                                                     response characteristic very nearly matches the inverse of the
The direct digital synthesizer (DDS) block generates sine            sinc envelope, as shown in Figure 37 (along with the sinc
and/or cosine signals. In single tone mode, the DDS generates        envelope for comparison).
either a digital sine or cosine waveform based on the select DDS
sine output bit. In QDUC mode, the DDS generates the quadra-         The inverse sinc filter is enabled through a bit in the register
ture carrier reference signal that digitally modulates the I/Q       map. The filter tap coefficients are listed in Table 4. The filter
baseband signal.                                                     predistorts the data prior to its arrival at the DAC to compensate
                                                                     for the sinc envelope that otherwise distorts the spectrum.
The DDS output frequency is tuned using registers accessed via
the serial I/O port. This allows for both precise tuning and         When the inverse sinc filter is enabled, it introduces a ~3.0 dB
instantaneous changing of the carrier frequency.                     insertion loss. The inverse sinc compensation is effective for
                                                                     output frequencies up to 40% (nominally) of the DAC sample rate.
The equation relating output frequency (fOUT) of the DDS to the
frequency tuning word (FTW) and the system clock (fSYSCLK) is        Table 4. Inverse Sinc Filter Tap Coefficients

f OUT  =   FTW      f  SYSCLK                         (4)            Tap No.  Tap Value                             Tap No.
            2 32                                                                                                    7
                                                                     1        -35                                   6
                                                                                                                    5
where FTW is a decimal number from 0 to 2,147,483,647 (231 - 1).     2        +134                                  4

                                                                     3        -562

Solving for FTW yields                                               4        +6729

FTW    = round232        f OUT                        (5)
                        f SYSCLK   

                                                      Rev. C | Page 25 of 64
AD9957                                                                                                                                         Data Sheet

In Figure 37, it can be seen that the sinc envelope introduces a         14-BIT DAC
frequency dependent attenuation that can be as much as 4 dB at
the Nyquist frequency (half of the DAC sample rate). Without             The AD9957 incorporates an integrated 14-bit current-output
the inverse sinc filter, the DAC output also suffers from the            DAC. The output current is delivered as a balanced signal using
frequency dependent droop of the sinc envelope. The inverse              two outputs. The use of balanced outputs reduces the amount of
sinc filter effectively flattens the droop to within �0.05 dB as         common-mode noise at the DAC output, increasing signal-to-
shown in Figure 38, which shows the corrected sinc response              noise ratio. An external resistor (RSET) connected between the
with the inverse sinc filter enabled.                                    DAC_RSET pin and AGND establishes a reference current. The
                                                                         full-scale output current of the DAC (IOUT) is a scaled version of
                  1                                                      the reference current (see the Auxiliary DAC section that
                                                                         follows).
                          SINC
                  0                                                      Proper attention should be paid to the load termination to keep
                                                                         the output voltage within the specified compliance range, as
      �1                                                                 voltages developed beyond this range cause excessive distortion
                                                                         and can damage the DAC output circuitry.
(dB)

      �2                                                                 Auxiliary DAC

             INVERSE                                                     The full-scale output current of the main DAC (IOUT) is con-
                SINC                                                     trolled by an 8-bit auxiliary DAC. An 8-bit code word stored in
                                                                         the appropriate register map location sets IOUT according to the
      �3                                                                 following equation:

      �4                                                      06384-017

            0         0.1  0.2          0.3  0.4              0.5                                                            86.4  1 +  CODE
                                                                                                                             RSET         96
               FREQUENCY RELATIVE TO DAC SAMPLE RATE                                                                IOUT  =                    (6)

               Figure 37. Sinc and Inverse Sinc Responses

      �2.8                                                               where:
                                                                         RSET is the value of the RSET resistor (in ohms).
                                                                         CODE is the 8-bit value supplied to the auxiliary DAC (default
                                                                         is 127).

      �2.9                                                               For example, with RSET = 10,000 and CODE = 127, IOUT = 20.07 mA.
                  COMPENSATED RESPONSE
(dB)
      �3.0

      �3.1                                                    06384-018
            0
                      0.1  0.2          0.3  0.4              0.5

               FREQUENCY RELATIVE TO DAC SAMPLE RATE

      Figure 38. DAC Response with Inverse Sinc Compensation

OUTPUT SCALE FACTOR (OSF)

In QDUC and interpolating DAC modes, the output amplitude
is controlled using an 8-bit digital multiplier. The 8-bit multiplier
value is called the output scale factor (OSF) and is programmed
via the appropriate control registers. It is available for each of
the eight profiles. The LSB weight is 2-7, which yields a multiplier
range of 0 to 1.9921875 (2 - 2-7). The gain extends to nearly a
factor of 2 to provide a means to overcome the intrinsic loss
through the modulator when operating in the quadrature
modulation mode.

In interpolating DAC mode, the OSF should not be programmed
to exceed unity, as clipping can result. Programming the 8-bit
multiplier to unity gain (0x80) bypasses the stage and reduces
power consumption.

                                                                                            Rev. C | Page 26 of 64
Data Sheet                                                                                                                                                                        AD9957

RAM CONTROL                                                                                                                                                          Q-channel bits. In playback mode, when driving data directly
                                                                                                                                                                     into the baseband signal chain, the 16-bit data-words are
RAM OVERVIEW                                                                                                                                                         considered to be signed (that is, twos complement) values. The
                                                                                                                                                                     16-bit I-and Q-words are MSB aligned with the 18-bit I and Q
The AD9957 has an integrated 1024 � 32-bit RAM. This RAM                                                                                                             baseband data path. The two remaining LSBs of each 18-bit
is only accessible when the AD9957 is operating in QDUC or                                                                                                           baseband channel are driven by the MSB of the respective
interpolating DAC mode. The RAM has two fundamental                                                                                                                  channel. This ensures correct polarity coding when the 16-bit I
modes of operation: data entry/retrieve mode and playback                                                                                                            and Q data from the RAM translates into 18-bit words for the
mode. The mode is selected by programming the RAM Enable                                                                                                             baseband signal chain. Alternatively, when the RAM is driving
bit in CFR1 via the serial I/O port.                                                                                                                                 the baseband scaling multipliers in playback mode, the RAM
                                                                                                                                                                     data is considered to represent unsigned, fractional values with a
Data entry/retrieve mode is used to load or read back the RAM                                                                                                        range of 0 to 1 - 2-16.
contents via the serial I/O port. Playback mode is used to deliver
RAM data to one of two internal destinations: the baseband                                                                                                           RAM SEGMENT REGISTERS
scaling multipliers (see Figure 25, the IS and QS labels) or the
baseband signal chain (see Figure 25, the I and Q labels). In                                                                                                        Two dedicated registers (RAM Segment Register 0 and RAM
both cases, the RAM can be used to apply an arbitrary, time-                                                                                                         Segment Register 1) control the operation of the RAM. Each
varying waveform to the selected destination. A block diagram                                                                                                        contains the following:
of the RAM and its control elements is shown in Figure 39.
                                                                                                                                                                     � 10-bit start address word
The external parallel data port is disabled when the baseband                                                                                                        � 10-bit end address word
signal chain serves as the RAM playback destination.                                                                                                                 � 16-bit address step rate word
                                                                                                                                                                     � 3-bit RAM playback mode word
     3         RAM MODE                                                  RT
16             ADDRESS STEP RATE                                                                                                                                     When programming these registers, the user must ensure that
               START ADDRESS                         RAM                                                                                                             the end address is greater than the start address.
   10          END ADDRESS                       SEGMENT
10                                              REGISTERS

                                   DDS CLOCK
                                   BASEBAND DATA CLOCK

          CLK  U/D 10              ADDRESSRAM32 32                                                                                                        SDIO       With the RAM segment registers, the user can arbitrarily partition
                 Q                             DATA                                                                                                       SDO        the RAM into two independent memory segments. The segment
  STATE                                                                                                                                                   SCLK       boundaries are specified with the start and end address words
MACHINE                                                                    SERIAL I/O PORT                                                                I/O_RESET  in each RAM segment register. The playback rate is controlled
                                                                                                                                                          CS         by the address step rate word (only meaningful when the base-
UP/DOWN COUNTER I                                                                                                                                06384-019           band scaling multipliers serve as the playback destination). If the
              I CHANNEL IS                  16                                                                                                                       baseband signal chain serves as the RAM playback destination,
                                        (MSBs)                                                                                                                       the 16-bit address step rate words must be set to 1. The playback
                                  Q                                                                                                                                  mode of the RAM is controlled via the RAM playback mode word.
            Q CHANNEL                       16
                                        (LSBs)                                                                                                                       RAM STATE MACHINE
                                QS
                                                                                                                                                                     The state machine acts as an address generator for the RAM. It
                           Figure 39. RAM Block Diagram                                                                                                              is clocked by either the serial I/O port (when the RAM is operating
                                                                                                                                                                     in the load/retrieve mode) or the baseband data clock (when
In Figure 39, the serial I/O port is used to program the contents                                                                                                    the RAM is in playback mode). The state machine uses the
of the two RAM segment registers as well as to load and retrieve                                                                                                     RAM mode bits of the active RAM segment register to establish
the RAM contents. The state machine takes care of incrementing                                                                                                       the proper sequence through the specified address range.
or decrementing the RAM address locations and controlling the
timing of the RAM address and data for proper operation. The                                                                                                         RAM TRIGGER (RT) PIN
I-channel and Q-channel multiplexers route RAM data to base-
band scaling multipliers (IS/QS) or directly to the baseband                                                                                                         The RAM state machine monitors the RT pin for logic state tran-
signal chain (I/Q) when the RAM is used in playback mode.                                                                                                            sitions. Any state transition triggers the state machine into action.
The state of the RAM playback destination bit determines the
destination of the RAM data during playback.                                                                                                                         The direction of the logic state transition on the RT pin deter-
                                                                                                                                                                     mines which RAM segment register the state machine uses for
An I/O update (or a profile change) is necessary to enact a state                                                                                                    playback instructions. RAM Segment Register 0 is used if the
change of the RAM enable or RAM playback destination bits, or                                                                                                        state machine detects a 0-to-1 transition; RAM Segment Register 1
any of the RAM segment register bits.                                                                                                                                is used if a 1-to-0 transition is detected.

The 32-bit RAM data bus is partitioned so that the 16 MSBs are
designated as I-channel bits and the 16 LSBs are designated as

                                                                                                                                                          Rev. C | Page 27 of 64
AD9957                                                                                                                                               Data Sheet

LOAD/RETRIEVE RAM OPERATION                                                     rate when the playback destination is the baseband scaling
                                                                                multipliers.
Loading or retrieving the RAM contents is a three-step process.

1. Program the RAM segment registers with start and end                         Although RAM load/retrieve operations via the serial I/O port
     addresses defining the boundaries of each independent                      take precedence over playback, it is recommended that the user
     RAM segment.                                                               not attempt RAM access via the serial I/O port when the RAM
                                                                                enable bit is set.
2. Toggle the RT pin with the appropriate transition to select
     the desired RAM segment register.                                          Figure 41 is a block diagram showing the functional compo-
                                                                                nents used for RAM playback operation when the internal
3. Using the serial I/O port, write (or read) the address range                 destination is the baseband scaling multipliers.
     specified by the selected RAM segment register.
                                                                                                             3  RAM MODE                                                     RT
Figure 40 shows the RAM block diagram when used for loading                                             16      ADDRESS STEP RATE
or retrieve operations.                                                                                         START ADDRESS                             RAM
                                                                                                           10   END ADDRESS                           SEGMENT
                                                                                                        10                                           REGISTERS

     3         RAM MODE                                                     RT                                          DDS CLOCK
16             ADDRESS STEP RATE                                                                                        BASEBAND DATA CLOCK
               START ADDRESS                             RAM
   10          END ADDRESS                           SEGMENT                              CLK                                                        SDIO
10                                                  REGISTERS                                                                                        SDO
                                                                                  STATE                                                              SCLK
                                                                                MACHINE
                       ADDRESS                                                                                  U/D 10  RAM              32      32
                                   DATA                                                                           Q
                       DDS CLOCK
                                                               SERIAL I/O PORTBASEBAND DATA CLOCK                                                    I/O_RESET

                                                                                                                                     06384-020UP/DOWN COUNTER ICS

          CLK                                                                                                                                                       ADDRESSSDIOI CHANNEL IS16
                                                                                                                                                                                DATASDO
  STATE        U/D 10  RAM              32      32     SCLK                                                                              (MSBs)
MACHINE          Q                                                                                                                                                                                          SERIAL I/O PORT

                                                                                                                                                                                                                                                                                                                                                         06384-021I/O_RESETQ16
                                                                                                                Q CHANNEL                (LSBs)
                                                       CS
                                                                                                                                    QS

UP/DOWN COUNTER I

               I CHANNEL IS             16                                      NOTES
                                                                                1. NONESSENTIAL FUNCTIONAL COMPONENTS ARE RENDERED IN GRAY.
                                        (MSBs)

                                     Q      16                                                          Figure 41. RAM Playback to Baseband Scaling Multipliers
               Q CHANNEL                (LSBs)

                                   QS

NOTES                                                                           During playback to the baseband scaling multipliers, the
1. NONESSENTIAL FUNCTIONAL COMPONENTS ARE RENDERED IN GRAY.                     address step rate word in the active RAM segment register sets
                                                                                the rate at which RAM data samples are delivered to the
               Figure 40. RAM Load/Retrieve Operation                           multipliers. The following equations define the RAM sample
                                                                                rate and sample interval (t):
During a load or retrieve operation, the state machine controls
an up/down counter to step through the required RAM locations.                        RAM Sample Rate = fSYSCLK
The counter is synchronized with the serial I/O port so that the                                                4RM
serial/parallel conversion of the 32-bit words is correctly timed
with the generation of the appropriate RAM address to properly                        t = 4RM
execute the desired read or write operation. The up/down                                     f SYSCLK
counter always increments through the address range during
serial I/O port operations.                                                     where:
                                                                                R is the rate interpolation factor for the CCI filter.
Because the RAM segment registers are completely independent,                   M is the 16-bit value of the address step rate word stored in the
it is possible to define overlapping address ranges. However,                   active RAM segment register.
doing so causes the overlapping address locations to be over-
written by the most recent write operation. It is recommended                   If the RAM enable bit is set and the baseband scaling multi-
that the user avoid defining overlapping address ranges.                        pliers are selected as the playback destination, then assertion
                                                                                of an I/O update or profile change causes the multipliers to be
RAM PLAYBACK OPERATION                                                          driven with a static value of zero. A subsequent state change on
                                                                                the RT pin causes the multipliers to be driven by the data played
When the RAM has been loaded, it can be used for playback                       back from the RAM instead of the static zero value.
operation. The destination of the playback data is selected via
the RAM playback destination bit. The active RAM segment                        Figure 42 is a block diagram showing RAM playback operation
register is selected by the appropriate transition of the RT pin.               when the internal destination is the baseband data path. During
The active RAM segment register directs the internal state                      playback to the baseband data path, the state machine increments/
machine by defining the RAM address range occupied by the                       decrements the RAM address at the baseband data rate (the
data and the RAM playback mode. It also defines the playback                    address step rate must be set to 1).

                                                                                Rev. C | Page 28 of 64
Data Sheet                                                                                                                                                                         AD9957

     3         RAM MODE                                                       RT                                                                RAM Ramp-Up Mode
16             ADDRESS STEP RATE
               START ADDRESS                               RAM                                                                                  In ramp-up mode, upon assertion of an I/O update or a state
   10          END ADDRESS                             SEGMENT                                                                                  change on the RT pin, the RAM begins playback operation
10                                                    REGISTERS                                                                                 using the parameters programmed into the selected RAM seg-
                                                                                                                                                ment register. Data is extracted from RAM over the specified
                       DDS CLOCK                                                                                                                address range contained in the start address and end address of
                       BASEBAND DATA CLOCK                                                                                                      the active RAM segment register. The data is delivered at the
                                                                                                                                                appropriate rate and to the destination as specified by the RAM
          CLK  U/D 10  ADDRESSRAM       32        32          SDIO                                                                              playback destination bit.
                 Q                 DATA                       SDO
  STATE                                                       SCLK                                                                              The playback rate is governed by the timer internal to the RAM
MACHINE                                                        SERIAL I/O PORT                                                                  state machine and its period (t) is determined by the state of the
                                                                                                                                                RAM playback destination bit as detailed in the RAM playback
                                                                                                                                     06384-022I/O_RESEToperation section.

UP/DOWN COUNTER I                                             CS                                                                                The internal state machine begins extracting data from the
                                                                                                                                                RAM at the start address and continues to extract data until it
                                              16                                                                                                reaches the end address. Upon reaching this address, the state
               I CHANNEL IS                                                                                                                     machine halts.

                                        (MSBs)                                                                                                  A graphic representation of the ramp-up mode appears in
                                                                                                                                                Figure 43. The upper trace shows the progression of the RAM
                                     Q      16                                                                                                  address from the start address to the end address for the active
               Q CHANNEL                (LSBs)                                                                                                  RAM segment register. The address value advances by one with
                                                                                                                                                each timeout of the timer internal to the state machine. The circled
                                   QS                                                                                                           numbers indicate specific events, explained as follows:

NOTES                                                                                                                                           Event 1--an I/O update or state transition on the RT pin. This
1. NONESSENTIAL FUNCTIONAL COMPONENTS ARE RENDERED IN GRAY.                                                                                     event initializes the state machine to the start address of the active
                                                                                                                                                RAM segment register.
               Figure 42. RAM Playback to Baseband Data Path
                                                                                                                                                Event 2--the state machine reaches the end address of the active
OVERVIEW OF RAM PLAYBACK MODES                                                                                                                  RAM segment register and halts.

The RAM is operational in any one of four different                                                                                                                            1 PDCLK CYCLE
playback modes.                                                                                                                                                                          OR

� Ramp-up                                                                                                                                                                 M DDS CLOCK CYCLES
� Bidirectional ramp
� Continuous bidirectional ramp
� Continuous recirculate

RAM playback is only functional when the AD9957 is pro-
grammed for either the QDUC or interpolating DAC mode.

The RAM playback mode is selected via the 3-bit RAM play-
back mode word located in each of the RAM segment registers.
Thus, the RAM playback mode is segment dependent. The
RAM playback mode bits are detailed in Table 5.

Table 5. RAM Playback Modes             RAM Playback Mode                                                                                              RAM                                   t
RAM Playback Mode                       Ramp-up                                                                                                 ADDRESS           END ADDRESS
Bits<2:0>                               Bidirectional ramp
001                                     Continuous bidirectional                                                                                                                          1
010                                     ramp
011                                     Continuous recirculate
                                        Not Valid
100
000, 101, 110, 111

                                                                                                                                                                  START ADDRESS

The continuous bidirectional ramp and continuous recirculate                                                                                    I/O_UPDATE OR                                        06384-023
modes are not available when the baseband scaling multipliers                                                                                   RT TRANSITION
serve as the destination of RAM playback.
                                                                                                                                                               1                                  2

                                                                                                                                                               Figure 43. Ramp-Up Timing Diagram

                                                                                  Rev. C | Page 29 of 64
AD9957                                                                                               Data Sheet

RAM Bidirectional Ramp Mode                                               A Logic 1 to Logic 0 transition on the RT pin instructs the state
                                                                          machine to switch to RAM Segment Register 1 and to decrement
This mode is unique in that the RAM segment playback mode                 through the address range starting with the end address. As
word of both RAM segment registers must be programmed for                 long as the RT pin remains Logic 0, the state machine continues
RAM bidirectional ramp mode.                                              to play back the RAM data until it reaches the start address, at
                                                                          which point the state machine halts.
In bidirectional ramp mode, upon assertion of an I/O update,
the RAM readies for playback operation using the parameters               It is important to note that RAM Segment Register 1 is played
programmed into RAM Segment Register 0. The data is deliv-                back in reverse order for bidirectional ramp mode. This must
ered at the appropriate rate and to the destination as specified          be kept in mind when the RAM contents are loaded via the
by the RAM playback destination bit.                                      serial I/O port when bidirectional ramp mode is the intended
                                                                          playback mode.
The playback rate is governed by the timer that is internal to the
RAM state machine, and its period (t) is determined by the                A graphic representation of the bidirectional ramp mode
state of the RAM playback destination bit as detailed in the              appears in Figure 44. It demonstrates the action of the state
RAM Playback Operation section.                                           machine in response to the RT pin. If the RT pin changes states
                                                                          before the state machine reaches the programmed start or end
Playback begins upon a 0 to 1 logic transition on the RT pin.             address, the internal timer is restarted and the direction of the
This instructs the state machine to increment through the                 address counter reversed.
address range specified in RAM Segment Register 0 starting
with the start address. As long as the RT pin remains Logic 1,
the state machine continues to play back the RAM data until it
reaches the end address, at which point the state machine halts.

        RAM SEGMENT                  0                              1              0        1        0

                      1 PDCLK CYCLE
                               OR

                 M DDS CLOCK CYCLES

                        END ADDRESS     t
                        NUMBER 0

       RAM                                           1                             t                 t
ADDRESS                 START ADDRESS NUMBER 0
                        END ADDRESS NUMBER 1
       RAM
ADDRESS                                                                t                 t

          RT            START ADDRESS NUMBER 1
         PIN

I/O_UPDATE

              1      2                                  3  4              5           6        7  8     06384-024

                                           Figure 44. Bidirectional Ramp Timing Diagram

                                                           Rev. C | Page 30 of 64
Data Sheet                                                                                           AD9957

The circled numbers in Figure 44 indicate specific events,        Event 5--the RT pin switches to Logic 1. The state machine
explained as follows:                                             initializes to the start address of RAM Segment Register 0,
                                                                  resets the internal timer, and begins incrementing the RAM
Event 1--an I/O update or profile change activates the RAM        address counter.
bidirectional ramp mode.
                                                                  Event 6--the RT pin switches to Logic 0. The state machine
Event 2--the RT pin switches to Logic 1. The state machine        initializes to the end address of RAM Segment Register 1, resets
initializes to the start address of RAM Segment Register 0 and    the internal timer, and begins decrementing the RAM address
begins incrementing the RAM address counter.                      counter.

Event 3--the RT pin remained at Logic 1 long enough for the       Event 7--the RT pin remained at Logic 0 long enough for the
state machine to reach the end address of RAM Segment             state machine to reach the start address of RAM Segment
Register 0, at which point the address counter is halted.         Register 1, at which point the address counter is halted.

Event 4--the RT pin switches to Logic 0. The state machine        Event 8--the RT pin switches to Logic 1. The state machine
initializes to the end address of RAM Segment Register 1, resets  initializes to the start address of RAM Segment Register 0,
the internal timer, and begins decrementing the RAM address       resets the internal timer, and begins incrementing the RAM
counter.                                                          address counter.

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AD9957                                                                                           Data Sheet

             1 PDCLK CYCLE
                       OR

        M DDS CLOCK CYCLES

                                                     t
                          END ADDRESS

               RAM          1                                          t
        ADDRESS

                          START ADDRESS

        I/O_UPDATE OR                                                                 06384-025
        RT TRANSITION

                       1                                            2              3

                          Figure 45. Continuous Bidirectional Ramp Timing Diagram

RAM Continuous Bidirectional Ramp Mode                                 Note that a change in state of the RT pin aborts the current
                                                                       waveform and the newly selected RAM segment register is used
In continuous bidirectional ramp mode, upon assertion of an            to initiate a new waveform.
I/O update or a state change on the RT pin, the RAM begins
playback operation using the parameters programmed into the            A graphic representation of the continuous bidirectional ramp
selected RAM segment register. Data is extracted from RAM              mode is shown in Figure 45. The circled numbers in Figure 45
over the specified address range contained in the start address        indicate specific events, explained as follows:
and end address. The data is delivered at the appropriate rate
and to the destination as specified by the RAM playback                Event 1--an I/O update or state change on the RT pin has
destination bit.                                                       activated the RAM continuous bidirectional ramp mode. The
                                                                       state machine initializes to the start address of the active RAM
The playback rate is governed by the timer internal to the RAM         segment register. The state machine begins incrementing
state machine and its period (t) is determined by the state of         through the specified address range.
the RAM playback destination bit as detailed in the RAM
Playback Operation section.                                            Event 2--the state machine reaches the end address of the active
                                                                       RAM segment register.
After initialization, the internal state machine begins extracting
data from the RAM at the start address of the active RAM segment       Event 3--the state machine reaches the start address of the
register and increments the address counter until it reaches the       active RAM segment register.
end address, at which point the state machine reverses the direc-
tion of the address counter and begins decrementing through            The continuous bidirectional ramp continues indefinitely until
the address range. Whenever one of the terminal addresses is           the next I/O update or state change on the RT pin.
reached, the state machine reverses the address counter; the
process continues indefinitely.

                               Rev. C | Page 32 of 64
Data Sheet                                                                                                            AD9957

                 1 PDCLK CYCLE
                           OR

            M DDS CLOCK CYCLES

                                                                                      t
                                                END ADDRESS

            RAM ADRESS                                                      1
                                                START ADDRESS

            I/O_UPDATE OR                                                            23                45  06384-026
            RT TRANSITION
                                                Figure 46. Continuous Recirculate Timing Diagram
                                             1

RAM Continuous Recirculate Mode                                                          active RAM segment register and causes the state machine to
                                                                                         begin incrementing the address counter at the appropriate rate.
The continuous recirculate mode mimics ramp-up mode,
except that when the state machine reaches the end address of                            Event 2--the state machine reaches the end address of the active
the active RAM segment register, it does not halt. Instead, the                          RAM segment register.
next timeout of the internal timer causes the state machine to
jump to the start address of the active RAM segment register.                            Event 3--the state machine switches to the start address of the
This process continues indefinitely until an I/O update or state                         active RAM segment register. The state machine continues to
change on the RT pin. A state change on the RT pin aborts the                            increment the address counter.
current waveform and the newly selected RAM segment register
initiates a new waveform.                                                                Event 4--the state machine again reaches the end address of the
                                                                                         active RAM segment register.
A graphic representation of the continuous recirculate mode is
shown in Figure 46.                                                                      Event 5--the state machine switches to the start address of the
                                                                                         active RAM segment register. The state machine continues to
The circled numbers in Figure 46 indicate specific events, which                         increment the address counter.
are explained as follows:
                                                                                         Event 4 and Event 5 repeat until an I/O update or state change
Event 1--an I/O update or state change on the RT pin occurs.                             occurs on the RT pin.
This initializes the state machine to the start address of the

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AD9957                                                                                                                                          Data Sheet

CLOCK INPUT (REF_CLK)

REFCLK OVERVIEW                                                                                             Table 6. REFCLK_OUT Buffer Control

The AD9957 supports a number of options for producing the                                                   CFR3<29:28> REFCLK_OUT Buffer
internal SYSCLK signal (that is, the DAC sample clock) via the
REF_CLK/REF_CLK input pins. The REF_CLK input can be                                                        00    Disabled
driven directly from a differential or single-ended source, or it
can accept a crystal connected across the two input pins. There                                             01    Low output current
is also an internal phase-locked loop (PLL) multiplier that can
be independently enabled. A block diagram of the REF_CLK                                                    10    Medium output current
functionality is shown in Figure 47. The various input configu-
rations are controlled by means of the XTAL_SEL pin and                                                     11    High output current
control bits in the CFR3 register. Figure 47 also shows how the
CFR3 control bits are associated with specific functional blocks.                                           CRYSTAL DRIVEN REF_CLK

                                                                                                            When using a crystal at the REF_CLK input, the resonant
                                                                                                            frequency should be approximately 25 MHz. Figure 48 shows
                                                                                                            the recommended circuit configuration.

                                         XTAL_SEL                     PLL_LOOP_FILTER                                             90 REF_CLK
                                                                                      2
                                                         95                                                                 XTAL
                                  DRV0                                                          PLL ENABLE
                                  CFR3                                                                CFR3                        91 REF_CLK
                                 <29:28>                                                               <8>
                                                                                                                  39pF      39pF
                                      2
                                                                                                            06384-028
REFCLK_OUT 94                                                                                                                                                                                                                                                                    06384-027

                         REFCLK
                           INPUT
                          SELECT
                          LOGIC

                                                             ENABLE PLL_LOOP_FILTER                                               Figure 48. Crystal Connection Diagram

                 1                                           IN              OUT 1                          DIRECT DRIVEN REF_CLK

                 0                                                    PLL                                   When driving the REF_CLK/REF_CLK inputs directly from a
                                                                                                            signal source, either single-ended or differential signals can be
                                                             CHARGE             VCO    0                    used. With a differential signal source, the REF_CLK/REF_CLK
                                                              PUMP DIVIDE    SELECT                         pins are driven with complementary signals and ac-coupled
REF_CLK 90                                                                             SYSCLK               with 0.1 �F capacitors. With a single-ended signal source, either a
                                                                                                            single-ended-to-differential conversion can be employed or the
REF_CLK 91                                                     2      7         3                           REF_CLK input can be driven single-ended directly. In either case,
                                                                                                            0.1 �F capacitors are used to ac couple both REF_CLK/REF_CLK
                       1                                        ICP     N    VCO SEL                        pins to avoid disturbing the internal dc bias voltage of ~1.35 V.
                 �2 0                                         CFR3    CFR3     CFR3                         See Figure 49 for more details.
                                                             <21:19>  <7:1>
                                                                              <26:24>                       The REF_CLK/REF_CLK input resistance is ~2.5 k differential
                                                                                                            (~1.2 k single-ended). Most signal sources have relatively low
                             REFCLK INPUT REFCLK INPUT                                                      output impedances. The REF_CLK/REF_CLK input resistance is
                          DIVIDER RESETB DIVIDER BYPASS                                                     relatively high; therefore, its effect on the termination impedance
                                                                                                            is negligible and can usually be chosen to be the same as the output
                                    CFR3<14> CFR3<15>                                                       impedance of the signal source. The bottom two examples in
                                                                                                            Figure 49 assume a signal source with a 50  output impedance.
                         Figure 47. REF_CLK Block Diagram

The PLL enable bit is used to choose between the PLL path or
the direct input path. When the direct input path is selected, the
REF_CLK/REF_CLK pins must be driven by an external signal
source. Input frequencies up to 2 GHz are supported. For input
frequencies greater than 1 GHz, the input divider must be
enabled for proper operation of the device.

When the PLL is enabled, a buffered clock signal is available at
the REFCLK_OUT pin. This clock signal is the same frequency
as the REF_CLK input. This is especially useful when a crystal
is connected, because it gives the user a replica of the crystal
clock for driving other external devices. The REFCLK_OUT
buffer is controlled by two bits as listed in Table 6.

                                                                                          Rev. C | Page 34 of 64
Data Sheet                                                                                                                                                            AD9957

DIFFERENTIAL SOURCE,      PECL,                 0.1�F                                     Figure 51 shows the boundaries of the VCO frequency ranges
   DIFFERENTIAL INPUT.   LVPECL,                            90 REF_CLK                    over the full range of temperature and supply voltage variation
                                                                                          for an individual device selected from the population. Figure 51
                             OR   TERMINATION                                             shows that the VCO frequency ranges for a single device always
                           LVDS                                                           overlap when operated over the full range of conditions.
                         DRIVER                             91 REF_CLK
                                                0.1�F                                     In conclusion, if a user wants to retain a single default value for
                                                                                          CFR3<26:24>, a frequency that falls into one of the ranges
                         BALUN      0.1�F                                                 found in Figure 50 should be selected. Additionally, for any
                           (1:1)               90 REF_CLK                                 given individual device, the VCO frequency ranges overlap,
                                                                                          meaning that any given device exhibits no gaps in its frequency
SINGLE-ENDED SOURCE,              50                                                      coverage across VCO ranges over the full range of conditions.
    DIFFERENTIAL INPUT.
                                               91 REF_CLK
                                    0.1�F

SINGLE-ENDED SOURCE,                                    0.1�F                                          VCO5                                             FLOW = 920
    SINGLE-ENDED INPUT.                                            90 REF_CLK                          VCO4                                           FHIGH = 1030

                                  50                                                                                             FLOW = 760
                                                                                                                                 FHIGH = 875
                                                                   91 REF_CLK
                                                        0.1�F                  06384-029

                                                                                                       VCO3                                       FLOW = 650
                                                                                                                                                  FHIGH = 790

                       Figure 49. Direct Connection Diagram                                            VCO2                          FLOW = 530
                                                                                                       VCO1                          FHIGH = 615
PHASE-LOCKED LOOP (PLL) MULTIPLIER
                                                                                                                         FLOW = 455
An internal phase-locked loop (PLL) provides users of the                                                                FHIGH = 530
AD9957 the option to use a reference clock frequency that is
significantly lower than the system clock frequency. The PLL                                           VCO0         FLOW = 400                                             06384-057
supports a wide range of programmable frequency multiplica-                                                         FHIGH = 460
tion factors (12� to 127�) as well as a programmable charge
pump current and external loop filter components (connected                                            395          495  595     695              795    895          995
via the PLL_LOOP_FILTER pin). These features add an extra
layer of flexibility to the PLL, allowing optimization of phase                                                                  (MHz)
noise performance and flexibility in frequency plan develop-
ment. The PLL is also equipped with a PLL_LOCK pin.                                                    Figure 50. VCO Ranges Including Atypical Wafer Process Skew

The PLL output frequency range (fSYSCLK) is constrained to the                                         VCO5                        FLOW = 810
range of 420 MHz  fSYSCLK  1 GHz by the internal VCO. In                                                                         FHIGH = 1180
addition, the user must program the VCO to one of six operating
ranges such that fSYSCLK falls within the specified range. Figure 50                                   VCO4         FLOW = 646
and Figure 51 summarize these VCO ranges.                                                                           FHIGH = 966

Figure 50 shows the boundaries of the VCO frequency ranges                                             VCO3                                              FLOW = 574
over the full range of temperature and supply voltage variation                                                                                          FHIGH = 904
for all devices from the available population. The implication is
that multiple devices chosen at random from the population and                                         VCO2                                 FLOW = 469
operated under widely varying conditions may require different                                         VCO1                                 FHIGH = 709
values to be programmed into CFR3<26:24> to operate at the
same frequency. For example, Part A chosen randomly from the                                                                     FLOW = 402
population, operating in an ambient temperature of -10�C with                                                                    FHIGH = 602
a system clock frequency of 900 MHz may require CFR3<26:24>
to be set to 100b. Whereas Part B chosen randomly from the                                             VCO0                     FLOW = 342                                 06384-056
population, operating in an ambient temperature of 90�C with a                                                 335              FHIGH = 522
system clock frequency of 900 MHz may require CFR3<26:24>
to be set to 101b. If a frequency plan is chosen such that the                                                      435 535 635 735 835 935 1035 1135
system clock frequency operates within one set of boundaries                                                                                        (MHz)
(as shown in Figure 51), the required value in CFR3<26:24> is
consistent from part to part.                                                                                              Figure 51. Typical VCO Ranges

                                                                                          Table 7. VCO Range Bit Settings

                                                                                          VCO SEL Bits                           VCO Range
                                                                                          (CFR3<26:24>)

                                                                                          000                                    VCO0

                                                                                          001                                    VCO1

                                                                                          010                                    VCO2

                                                                                          011                                    VCO3

                                                                                          100                                    VCO4

                                                                                          101                                    VCO5

                                                                                          110                                    PLL Bypassed

                                                                                          111                                    PLL Bypassed

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AD9957                                                                                                                           Data Sheet

PLL CHARGE PUMP                                                     In the prevailing literature, this configuration yields a third-
                                                                    order, Type II PLL. To calculate the loop filter component
The charge pump current (ICP) is programmable to provide the        values, begin with the feedback divider value (N), the gain of
user with additional flexibility to optimize the PLL performance.   the phase detector (KD), and the gain of the VCO (KV) based on
Table 8 lists the bit settings vs. the nominal charge pump          the programmed VCO SEL bit settings (see Table 1 for KV). The
current.                                                            loop filter component values depend on the desired open-loop
                                                                    bandwidth (fOL) and phase margin (), as follows:
Table 8. PLL Charge Pump Current

ICP (CFR3<21:19>)       Charge Pump Current, ICP (A)                                               NfOL  1 +       1   
                                                                                                   KDKV
000                     212                                                                 R1 =                 sin()           (7)

001                     237

010                     262                                                                 C1  =  K D KV tan()                  (8)

011                     287                                                                         2N (fOL )2

100                     312

101                     337                                                                 C2  =    KDKV          1  - sin()    (9)
                                                                                                   N (2f OL           cos()
110                     363                                                                                  )2

111                     387

EXTERNAL PLL LOOP FILTER COMPONENTS                                 where:
                                                                    KD equals the programmed value of ICP.
The PLL_LOOP_FILTER pin provides a connection interface to          KV is taken from Table 1.
attach the external loop filter components. The ability to use
custom loop filter components gives the user more flexibility to    Ensure that proper units are used for the variables in Equation 7
optimize the PLL performance. The PLL and external loop filter      through Equation 9. ICP must be in amps, not A as appears in
components are shown in Figure 52.                                  Table 8; KV must be in Hz/V, not MHz/V as listed in Table 1; the
                                                                    loop bandwidth (fOL) must be in Hz; the phase margin () must
                                                             AVDD   be in radians.

                        C1                                          For example, suppose the PLL is programmed such that
                                                                    ICP = 287 A, KV = 625 MHz/V, and N = 25. If the desired loop
                               R1  C2                               bandwidth and phase margin are 50 kHz and 45�, respectively,
                                                                    the loop filter component values are R1 = 52.85 , C1 = 145.4 nF,
                                     PLL_LOOP_FILTER                and C2 = 30.11 nF.
                                   2

                   REFCLK PLL                                       PLL LOCK INDICATION

     PLL IN                                                         When the PLL is in use, the PLL_LOCK pin provides an active
                                                                    high indication that the PLL has locked to the REFCLK input
                   PFD  CP         VCO  PLL OUT                     signal. When the PLL is bypassed, the PLL_LOCK pin defaults
                                                                    to Logic 0.
                        �N                               06384-030

             Figure 52. REFCLK PLL External Loop Filter

                                                                    Rev. C | Page 36 of 64
Data Sheet                                                                               AD9957

ADDITIONAL FEATURES                                                                      � The maximum amplitude scale factor
                                                                                         � The amplitude step size
OUTPUT SHIFT KEYING (OSK)                                                                � The time interval between steps

The OSK function (Figure 53) is only available in single tone                            The amplitude ramp parameters reside in the 32-bit ASF
mode. It allows the user to control the output signal amplitude                          register and are programmed via the serial I/O port. The
of the DDS. Both manual and automatic modes are available.                               amplitude step interval is set using the 16-bit amplitude ramp
                                                                                         rate portion of the ASF register (Bits<31:16>). The maximum
                                                                     OSK                 amplitude scale factor is set using the 14-bit amplitude scale
                                                                                     60  factor in the ASF register (Bits<15:2>). The amplitude step size
                                                                                         is set using the 2-bit amplitude step size portion of the ASF
                    OSK ENABLE                           14  TO DDS                      register (Bits<1:0>). The direction of the ramp (positive or
          AUTO OSK ENABLE              OSK                   AMPLITUDE                   negative slope) is controlled by the external OSK pin. When
  MANUAL OSK EXTERNAL           CONTROLLER                   CONTROL                     the OSK pin is a Logic 1, the slope is positive; otherwise, it is
LOAD ARR AT I/O_UPDATE                                       PARAMETER                   negative.

AMPLITUDE RAMP RATE 16                                                                   The step interval is controlled by a 16-bit programmable timer
        (ASF<31:16>)                                                                     that is clocked at a rate of � fSYSCLK. The timer period sets the
                                                                                         interval between amplitude steps. The step time interval (t)
AMPLITUDE SCALE FACTOR 14                                                                is given by
            (ASF<15:2>)
                                                                                               t = 4M
AMPLITUDE STEP SIZE  2                                                                                fSYSCLK

(ASF<1:0>)                                                                               where M is the 16-bit number stored in the amplitude ramp rate
                                                                                         portion of the ASF register. For example, if fSYSCLK = 750 MHz
                                                             06384-031                   and M = 23,218 (0x5AB2), then t  123.8293 s.
                                                                DDS CLOCK
                                                                                         The output of the OSK function is a 14-bit unsigned data bus
                            Figure 53. OSK Block Diagram                                 that controls the amplitude of the DDS output (as long as the
                                                                                         OSK enable bit is Logic 1). When the OSK pin is Logic 1, the
The operation of the OSK function is governed by four control                            OSK output value starts at 0 and increments by the programmed
register bits, the external OSK pin, and the entire 32 bits of the                       amplitude step size until it reaches the programmed maximum
ASF register. The primary control for the OSK block is the OSK                           amplitude value. When the OSK pin is Logic 0, the OSK output
enable bit. When this bit is set, the OSK function is enabled;                           starts at its present value and decrements by the programmed
otherwise, the OSK function is disabled. When disabled, the                              amplitude step size until it reaches 0.
other OSK input controls are ignored and the internal clocks are
shut down to conserve power.                                                             The OSK output does not necessarily attain the maximum
                                                                                         amplitude--the OSK pin may switch to Logic 0 before attaining
When the OSK function is enabled, automatic and manual                                   the maximum value.
operation is selected via the Select Auto-OSK bit. When this bit
is set, the automatic mode is active; otherwise, the manual                              The OSK output does not necessarily reach a value of zero--the
mode is active.                                                                          OSK pin may switch to Logic 1 before attaining the zero value.

Manual OSK                                                                               The OSK output is initialized to 0 at power-up. It is also set to 0
                                                                                         when the OSK enable bit is Logic 0 or when the OSK enable bit
In manual mode, output amplitude is varied by successive write                           is Logic 1, but the Select Auto-OSK bit is Logic 0.
operations to the amplitude scale factor portion of the ASF
register. The rate at which amplitude changes can be applied to                          The amplitude step size of the OSK output is set by the ampli-
the output signal is limited by the speed of the serial I/O port.                        tude step size bits in the ASF register according to the values
In manual mode, the OSK pin functionality depends on the                                 listed in Table 9. The step size refers to the LSB weight of the
state of the manual OSK external control bit. It is either inoperative                   14-bit OSK output.
or used to switch the output amplitude between the programmed
amplitude scale factor value and zero. When operational, a Logic 0                       The OSK output cannot exceed the maximum amplitude value
on the OSK pin forces the output amplitude to zero whereas a                             programmed into the ASF register.
Logic 1 on the OSK pin causes the output amplitude to be scaled
by the amplitude scale factor value.

Automatic OSK

In automatic mode, the OSK function automatically generates
a linear amplitude vs. time profile (or amplitude ramp). The
amplitude ramp is controlled via three parameters, as follows:

                                                             Rev. C | Page 37 of 64
AD9957                                                                                            Data Sheet

Table 9. OSK Amplitude Step Size                                      I/O_UPDATE PIN

ASF<1:0>      Amplitude Step Size                                     By default, the I/O_UPDATE pin is an input that serves as a
                                                                      strobe signal to allow synchronous update of the device operating
00            1                                                       parameters. For example, frequency, phase, and amplitude con-
                                                                      trol words for the DDS can be programmed using the serial I/O
01            2                                                       port. However, the serial I/O port is an asynchronous interface;
                                                                      consequently, programming of the device operating parameters
10            4                                                       using the I/O port is not synchronized with the internal timing.
                                                                      Using the pin, I/O_UPDATE, the user can synchronize the
11            8                                                       application of certain programmed operating parameters with
                                                                      external circuitry when new parameters are programmed into
As mentioned earlier, the step interval is controlled by a 16-bit     the I/O registers. A rising edge on I/O_UPDATE initiates transfer
programmable timer. Normally, this timer is loaded with the           of the register contents to the internal workings of the device.
programmed timing value whenever the timer expires, thus
initiating a new timing cycle. However, three events cause the        The transfer of programmed data from the programming
timer to have its timing value reloaded prior to the timer expiring.  registers to the internal hardware is also accomplished by
One such event is when the Select Auto-OSK bit is transitioned        changing the state of the profile pins.
from a Logic 0 state to a Logic 1 state followed by an I/O update. A
second such event is a change of state in the OSK pin. The third      AUTOMATIC I/O UPDATE
event is dependent on the status of the Load ARR @ I/O Update
bit. If this bit is Logic 0, no action occurs; otherwise, when the    The AD9957 offers an option whereby the I/O update function
I/O_UPDATE pin is asserted (or a profile change occurs), the          is asserted automatically rather than relying on an external
timer resets to its initial starting point.                           signal supplied by the user. This feature is enabled by setting the
                                                                      Internal I/O Update Active bit in CFR2.
PROFILES
                                                                      When this feature is active, the I/O_UPDATE pin becomes an
Each of the three operating modes of the AD9957 support the           output pin. It generates an active high pulse each time an inter-
use of profiles, which consist of a group of registers containing     nal I/O update occurs. The duration of the pulse is approximately
pertinent operating parameters for a particular operating mode.       12 cycles of SYSCLK. This I/O update strobe can be used to
Profiles enable rapid switching between parameter sets. Profile       notify an external controller that the device has generated an
parameters are programmed via the serial I/O port. Once pro-          I/O update internally.
grammed, a specific profile is activated by means of three
external pins (PROFILE<2:0>). A particular profile is activated
by providing the appropriate logic levels to the profile control
pins per the settings listed in Table 10.

Table 10. Profile Control Pins                                        The repetition rate of the internal I/O update is programmed
                                                                      via the serial I/O port. Two parameters control the repetition
PROFILE<2:0>  Active Profile                                          rate. The first parameter consists of the two I/O update rate
                                                                      control bits in CFR2. The second parameter is the 32-bit word
000           0                                                       in the I/O update rate register that sets the range of an internal
                                                                      counter.
001           1

010           2

011           3

100           4                                                       The I/O update rate control bits establish a divide by 1, 2, 4, or 8
                                                                      of a clock signal that runs at � fSYSCLK. The output of the divider
101           5                                                       clocks the aforementioned 32-bit internal counter. The repetition
                                                                      rate of the I/O update is given by
110           6

111           7

Consider an application of basic two-tone frequency shift             f I /O _UPDATE    f SYSCLK
keying (FSK) where binary data is transmitted by selecting                               2A B
between two different frequencies: a mark frequency (Logic 1)
and a space frequency (Logic 0). To accommodate FSK, the              where:
Profile 0 register is programmed with the appropriate frequency       A is the value of the 2-bit word comprising the I/O update rate
tuning word for a space, and the Profile 1 register is programmed     control bits.
with the appropriate frequency tuning word for a mark. Then,          B is the value of the 32-bit word stored in the I/O update rate
with the PROFILE1 and PROFILE2 pins tied to Logic 0, the              register.
PROFILE0 pin is used to transmit the data bits. The logic state
of the PROFILE0 pin causes the appropriate mark and space             If B is programmed to 0x0003 or less, the I/O_UPDATE pin no
frequencies to be generated.                                          longer pulses, but assumes a static Logic 1 state.

                                   Rev. C | Page 38 of 64
Data Sheet                                                                                              AD9957

POWER-DOWN CONTROL                                                    Each of these 16 pins is assigned a unique bit in both the 16-bit
                                                                      GPIO configuration register and the 16-bit GPIO data register.
The AD9957 offers the ability to independently power down four        The status of each bit in the GPIO configuration register assigns
specific sections of the device. Power-down functionality applies     the associated pin as either a GPIO input or output (0 = input,
to the digital core, DAC, auxiliary DAC, and REFCLK input.            1 = output) based on the data listed in Table 11.

A power-down of the digital core disables the ability to update       When a GPIO pin is programmed as an output, the logic state
the serial I/O port. However, the digital power-down bit can          written to the associated bit of the GPIO data register (via the
still be cleared via the serial port to prevent the possibility of a  serial I/O port) appears at the GPIO pin. When a GPIO pin is
nonrecoverable state.                                                 programmed as an input, the logic state of the GPIO pin can be
                                                                      read (via the serial I/O port) in the associated bit position in the
Software power-down is controlled through four independent            GPIO data register. Note that the GPIO data register does not
power-down bits in CFR1. Software control requires forcing the        require an I/O update.
EXT_PWR_DWN pin to a Logic 0 state. In this case, setting the
desired power-down bits (via the serial I/O port) powers down         Table 11. GPIO Pins vs. Configuration and Data Register Bits
the associated functional block; clearing the bits restores the
function.                                                             Pin Label  Configuration Bit  Data Bit

Alternatively, all four functions can be simultaneously powered       D17        15                 15
down via external hardware control through the EXT_PWR_DWN
pin. Forcing this pin to Logic 1 powers down all four circuit         D16        14                 14
blocks, regardless of the state of the power-down bits. That is,
the independent power-down bits in CFR1 are ignored and               D15        13                 13
overridden when EXT_PWR_DWN is Logic 1.
                                                                      D14        12                 12
Based on the state of the external power-down control bit, the
EXT_PWR_DWN pin produces either a full power-down or a                D13        11                 11
fast recovery power-down. The fast recovery power-down mode
maintains power to the DAC bias circuitry and the PLL, VCO,           D12        10                 10
and input section of the REFCLK circuitry. Although the fast
recovery power-down does not conserve as much power as the            D11        9                  9
full power-down, it allows the device to very quickly awaken
from the power-down state.                                            D10        8                  8

GENERAL-PURPOSE I/O (GPIO) PORT                                       D9         7                  7

The GPIO function is only available when the AD9957 is pro-           D8         6                  6
grammed for QDUC mode and the Blackfin interface mode is
active. Because the Blackfin serial interface uses only two of        D7         5                  5
the 18 parallel data port pins (D<5:4>), the remaining 16 pins
(D<17:6> and D<3:0>) are available as a GPIO port.                    D6         4                  4

                                                                      D3         3                  3

                                                                      D2         2                  2

                                                                      D1         1                  1

                                                                      D0         0                  0

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AD9957                                                                                                                                                                                                     Data Sheet

SYNCHRONIZATION OF MULTIPLE DEVICES                                                                                                                        The synchronization mechanism relies on the premise that the
                                                                                                                                                           REFCLK signal appearing at each device is edge aligned with all
OVERVIEW                                                                                                                                                   others resulting from the external REFCLK distribution system
                                                                                                                                                           (see Figure 59).
The internal clocks of the AD9957 provide the timing for the
propagation of data along the baseband signal processing path.                                                                                             CLOCK GENERATOR
These internal clocks are derived from the internal system clock
(SYSCLK) and are all submultiples of the SYSCLK frequency.                                                                                                 The clock generator provides the necessary timing for the inter-
The logic state of all of these clocks in aggregate during any                                                                                             nal workings of the AD9957. The goal of the synchronization
given SYSCLK cycle defines a unique clock state. The clock state                                                                                           mechanism is to force the clock generator to a known state
advances with each cycle of SYSCLK, but the sequence of clock                                                                                              coincident with an external synchronization signal. The clock
states is periodic. By definition, multiple devices are synchro-                                                                                           generator consists of three separate clock trees (see Figure 55).
nized when their clock states match and they transition between                                                                                            The first is a common clock generator that is active for all
states simultaneously. Clock synchronization allows the user to                                                                                            programmed modes of operation (single tone, QDUC, or
asynchronously program multiple devices, but synchronously                                                                                                 interpolating DAC). The common clock generates the
activate the programming by applying a coincident I/O update                                                                                               SYNC_CLK signal that appears at Pin 55. The second clock
to all devices. It also allows multiple devices to operate in unison                                                                                       generator is active when the device is programmed for the
when the parallel port is in use with either the QDUC or inter-                                                                                            interpolating DAC mode or quadrature modulation mode using
polating DAC mode (see Figure 59) or when the dual serial port                                                                                             the parallel data port. It uses the SYSCLK/2 output of the common
(BlackFin interface) is in use.                                                                                                                            clock as its primary timing source. The third clock generator is
                                                                                                                                                           active when the device is programmed for quadrature modulation
The function of the synchronization logic in the AD9957 is to                                                                                              mode using the BlackFin interface.
force the internal clock generator to a predefined state coincident
with an external synchronization signal applied to the SYNC_IN                                                                                                             COMMON CLOCK
pins. Forcing multiple devices to the same clock state coincident                                                                                                             GENERATOR
with the same external signal is, by definition, synchronization.
Figure 54 is a block diagram of the synchronization function.                                                                                                 SYNC         �2  �2                              SYNC_CLK
The synchronization logic consists of two independent blocks, a                                                                                              PULSE
sync generator and a sync receiver, both of which use the local
SYSCLK signal for internal timing.                                                                                                                         SYSCLK

                                                                                                                                                                               CLOCK GENERATOR FOR INTERPOLATING
                                                                                                                                                                               DAC MODE OR QUADRATURE MODULATION

                                                                                                                                                                                 MODE WITH THE PARALLEL DATA PORT

                                      REF_CLK          90                                                                                                                      �R        �2                    PDCLK
                      SYSCLK INPUT
                                                           REF_CLK
                                    CIRCUITRY          91

                      SYNC                                                                                                                                                     6
                         GENERATOR
                            ENABLE                                                                                                                                                    CLOCK GENERATOR FOR
                                 SYNC                                                                                                                                          QUADRATURE MODULATION MODE
                                    POLARITY
                                         SYNC                                                                                                                                   WITH THE BLACKFIN INTERFACE
                                            GENERATOR
                                               DELAY

                                         5             9                                                                                                                   �R  �2        �2            �2  �2
                                                           SYNC_OUT
                           SYNC                                                                                                                                SYNC STATE  6                                          06384-065
                      GENERATOR                        10                                                                                                  PRESET VALUE

                         SYNC      SYNC                                                                                                                                    Figure 55. Clock Generator
                      RECEIVER  RECEIVER
                       ENABLE
                                  DELAY
                                                                                                                                                           SYNC GENERATOR
                                        5
                                                                                                                                                           The sync generator block is shown in Figure 56. It is activated
                              INPUT DELAY              7                                                                                                   via the Sync Generator Enable bit. It allows for one AD9957 in a
                                AND EDGE                   SYNC_IN                                                                                         group to function as a master timing source with the remaining
                                DETECTION                                                                                                                  devices slaved to the master.
                                                       8
                SYNC
             RECEIVER                                  12 SYNC_SMP_ERR

                           SETUP AND
                      HOLD VALIDATION
INTERNAL  CLOCK
CLOCKS      GENERATOR

                                                                                                                                                06384-03264

          SYNC STATE  SYNC      SYNC

PRESET VALUE VALIDATION TIMING

                      DELAY VALIDATION

                                DISABLE

          Figure 54. Synchronization Circuit Block Diagram

                                                                        Rev. C | Page 40 of 64
Data Sheet                                                                                                         AD9957

SYSCLK  �16   �2R                    DQ   PROGAMMABLE          9              SYNC RECEIVER
                                       R        DELAY               SYNC_OUT
                                                                              The sync receiver block (shown in Figure 57) is activated via the
                                                               10             Sync Receiver Enable bit. The sync receiver consists of three
                                                                              subsections: the input delay and edge detection block, the
                                                       LVDS                   internal clock generator block, and the setup-and-hold valida-
                                                                              tion block.
                        0                 5            DRIVER
                        1
                                               SYNC
           SYNC                           GENERATOR
        POLARITY
                                              DELAY

                                SYNC                               06384-033
                           GENERATOR

                              ENABLE

                           Figure 56. Sync Generator                          The clock generator block remains operational even when the
                                                                              sync receiver is not enabled.

The sync generator produces an LVDS-compatible clock signal                   The sync receiver accepts an LVDS-compatible signal at the
with a 50% duty cycle that appears at the SYNC_OUT pins. The                  SYNC_IN pins. Typically, the signal applied to the SYNC_IN
frequency of the SYNC_OUT signal can be one of two possible                   pins originates from the SYNC_OUT of another AD9957
rates. With the AD9957 programmed for any of the following                    functioning as a master timing unit. The sync receiver expects a
modes:                                                                        periodic synchronization pulse that meets certain frequency
                                                                              requirements based on the operating mode of the AD9957.
� Single tone mode                                                            When programmed for single tone mode, the frequency of
� Quadrature modulation mode with the CCI filter bypassed                     SYNC_IN must satisfy

     (that is, interpolation factor is 1)                                              f SYNC _ IN  =  f SYSCLK
� Interpolating DAC mode with the CCI filter bypassed (that                                             4M

     is, interpolation factor is 1)

The frequency of SYNC_OUT is given by:                                        where M is any integer greater than zero. When programmed
                                                                              for quadrature modulation mode (using the parallel data port)
f SYNC _ OUT  =            f SYSCLK                                           or interpolating DAC mode, the frequency of SYNC_IN must
                             16                                               satisfy

With the AD9957 programmed for the QDUC or interpolating                               f SYNC _ IN  = f SYSCLK
DAC mode and with the CCI filter not bypassed (that is, R>1)
the frequency of SYNC_OUT is given by                                                                 16(R + M )

f SYNC _ OUT  =            f SYSCLK                                           where R is the programmed CCI interpolation factor and M is
                            32R                                               any integer greater than or equal to zero. When programmed
                                                                              for quadrature modulation mode using the BlackFin interface,
where R is the programmed interpolation factor of the CCI filter.             the frequency of SYNC_IN must satisfy

The signal at the SYNC_OUT pins is edge aligned with either                            f SYNC _ IN  =    f SYSCLK
the rising or falling edge of the internal SYSCLK signal as deter-
mined by the Sync Polarity bit. Because the SYNC_OUT signal is                                         32(R + M )
synchronized with the internal SYSCLK of the master device, the
master device SYSCLK serves as the reference timing source for                where R is the programmed CCI interpolation factor and M is
all slave devices.                                                            any integer greater than or equal to zero.

The user can adjust the output delay of the SYNC_OUT signal
in steps of ~75 ps by programming the 5-bit sync generator
delay word via the serial I/O port. The programmable output
delay facilitates added edge timing flexibility to the overall
synchronization mechanism.

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AD9957                                                                                                              Data Sheet

                                                                                SYNC STATE           CLOCK
                                                                                                     STATE
                                                                      SYNC  PRESET VALUE
                                                                                                          INTERNAL
                         DELAYED SYNC-IN SIGNAL                       RECEIVER                            CLOCKS
                                                                       ENABLE
                                                   SYNC                            6  P Q0           SYSCLK
                                                RECEIVER
                        LVDS                                                          R     ... ...
                     RECEIVER                     DELAY                               E
                  7                                      5            RISING EDGE     S
                                                                       DETECTOR       E
                  8                      PROGAMMABLE
        SYNC_IN+                               DELAY                                  T QN
        SYNC_IN�
                                                                      AND             LOAD

                                                                      STROBE

                                                                      GENERATOR

        SYNC_SMP_ERR 12  SETUP AND HOLD                                                   CLOCK
                            VALIDATION                                                GENERATOR

                                   SYNC     4                                 SYNC PULSE             06384-034
                                TIMING
                         VALIDATION      SYNC
                              DISABLE    VALIDATION
                                         DELAY

                                         Figure 57. Sync Receiver

When a device other than another AD9957 provides the                  to each device in a group. This flexibility is limited, however,
SYNC_IN signal it must be LVDS compatible. Furthermore,               because the sync state preset value must adhere to certain
although SYNC_IN is typically considered to be a periodic             bounds to satisfy internal timing requirements. Regardless of
clock signal, it is not an absolute requirement. It is feasible to    the programmed sync state preset value, the preset value is
drive the SYNC_IN pins with a single synchronization pulse as         internally constrained to the range, 2 to R, where R is the CCI
long as its edge transition meets the setup/hold timing required      filter interpolation factor. A programmed value of 0 or 1 is forced
for the internally generated sync pulse (as detailed later in this    to 2, whereas a programmed value greater than R is forced to R.
section). However, using a periodic SYNC_IN signal has the
distinct advantage that should any of the devices arbitrarily lose    SETUP/HOLD VALIDATION
synchronization it automatically resynchronizes with the arrival
of the next SYNC_IN edge.                                             Synchronization of the AD9957 internal clock generator with
                                                                      other external devices relies on the ability of the sync receiver's
The 5-bit sync receiver delay word in the multichip sync register     edge detection circuit to generate a valid sync pulse. This
delays the SYNC_IN signal in steps of ~75 ps. This provides the       requires proper sampling of the rising edge of the delayed
ability to time align the arrival of the SYNC_IN signal to            SYNC_IN signal with the rising edge of the local SYSCLK. If the
multiple devices by compensating for unequal propagation times.       edge timing of these signals fails to meet the setup or hold time
                                                                      requirements of the internal latches in the edge detection
The edge detection logic in the sync receiver generates a             circuitry, the proper generation of a sync pulse is in jeopardy.
synchronization pulse (sync pulse) having a duration of one           The setup-and-hold validation block (see Figure 58) gives the
SYSCLK cycle with a repetition rate equal to that of the signal       user a means to validate that proper edge timing exists between
applied to the SYNC_IN pins. To produce the sync pulse, the           the two signals. The Sync Timing Validation Disable bit in
strobe generator samples the delayed rising edge of the SYNC_IN       Control Function Register 2 controls whether or not the setup-
signal with the rising edge of the local SYSCLK. The generation       and-hold validation block is active.
of this sync pulse is crucial to the operation of the synchroniza-
tion mechanism, because it performs the task of placing the           The validation block makes use of a specified time window
clock generator into a known state. The sync pulse presets the        (programmable in increments of ~75 ps via the 4-bit sync
R-divider stage of the internal clock generator, which behaves as     validation delay word in the multichip sync register). The setup
a presettable downcounter (see Figure 55). The programmable           validation and hold validation circuits use latches identical to
6-bit sync state preset value word in the multichip sync register     those in both the rising edge detector and strobe generator. The
establishes the preset state. The preset state is only active for a   programmable time window skews the timing between the local
single SYSCLK period, after which the clock generator is free to      SYSCLK signal and the delayed sync-in signal. If the hold valida-
cycle through its state sequence until the next sync pulse arrives    tion and setup validation circuits fail to produce the same logic
(see Figure 55). In addition to presetting the R-divider, the sync    states, it is an indication of a possible setup or hold violation.
pulse also synchronously presets the other dividers to a proper       The check logic of Figure 58 monitors the state of the setup and
state in order to preserve the cadence of the clock tree.             hold validation latches. If they are not equal (that is, a potential
                                                                      setup/hold violation exists), a Logic 1 is stored in an internal
The ability to program the clock state preset value provides the      validation result latch; otherwise, a Logic 0 is stored. The state
flexibility to synchronize devices, but with specific relative clock  of validation result latch appears at the SYNC_SMP_ERR pin.
state offsets by assigning a different sync state preset value word

                                         Rev. C | Page 42 of 64
Data Sheet                                                                                                                                                                                               AD9957

The validation result latch is in a reset state whenever the sync                                                     Because the programmed value of the sync validation delay
receiver is disabled, which forces the SYNC_SMP_ERR pin to a                                                          establishes the time window for a setup/hold measurement,
Logic 0 state. To reset the validation result latch when the sync                                                     the amount of delay is an important consideration for proper
receiver is active, however, requires the use of the Sync Timing                                                      operation of the validation block. The value chosen should
Validation Disable bit in the multichip sync register. To make a                                                      represent a small fraction of the SYSCLK period. For example,
setup/hold validation measurement is a two-step process. First,                                                       if the SYSCLK frequency is 1 GHz (1000 ps period), then a
write a Logic 1 to the sync timing validation disable bit. Then,                                                      reasonable sync validation delay value is 4 (~300 ps). This
to make a measurement, write a Logic 0. The first action resets                                                       allows the validation block to ensure that the local SYSCLK
the validation result latch and holds it in a reset state; the                                                        and the delayed SYNC_IN edges exhibit at least 300 ps of
second action releases the reset state and enables the validation                                                     timing separation. Choosing too large a value can cause the
result latch to capture a setup/hold validation measurement.                                                          validation block to indicate a setup/hold violation when one
Each time a new setup/hold validation check is desired, this                                                          does not exist. Choosing too small a value can cause the
two-step procedure must be performed.                                                                                 validation block to miss a setup/hold violation when one
                                                                                                                      actually exists.
                                                                                                       SYNC RECEIVER

               FROM   RISING EDGE
               SYNC    DETECTOR
            RECEIVER
               DELAY  AND STROBE
               LOGIC  GENERATOR

                      DQ            SYNC                                                                              TO
                                   PULSE                                                                              CLOCK
                                                                                                                      GENERATION
                                                                                                                      LOGIC

                      SETUP AND HOLD VALIDATION

                                 SETUP
                             VALIDATION

                      DELAY        DQ                                                                                 CHECK LOGIC

                      4                                                                                                                                                                       06384-03612 SYNC_SMP_ERR

                            4 SYNC VALIDATION
                                 DELAY

                      4

                             DQ

            SYSCLK    DELAY             HOLD
                                   VALIDATION

                      SYNC TIMING VALIDATION DISABLE

                      Figure 58. Sync Timing Validation Block

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AD9957                                                                                                 Data Sheet

SYNCHRONIZATION EXAMPLE                                                 generator is coordinated with the others. This is the role of the
                                                                        synchronization and delay equalization block. This block accepts
To accomplish the synchronization of multiple devices provide           the SYNC_OUT signal generated by the master device and
each AD9957 with a SYNC_IN signal that is edge aligned across           redistributes it to the SYNC_IN input of the slave units (as well
all the devices. If the SYNC_IN signal is edge aligned at all devices,  as feeding it back to the master). The goal of the redistributed
and all devices have the same sync receiver delay and sync state        SYNC_OUT signal from the master device is to deliver an edge-
preset value, then they all have matching clock states (that is,        aligned SYNC_IN signal to all of the sync receivers.
they are synchronized). Figure 59 shows this concept with three
AD9957s in synchronization. One device operates as a master             Assuming that all devices share the same REFCLK edge timing
timing unit with the others synchronized to the master.                 (due to the clock distribution and delay equalization block) and
                                                                        that all devices share the same SYNC_IN edge timing (due to
The master device must have its SYNC_IN pins included as part           the synchronization and delay equalization block), then all
of the synchronization distribution and delay equalization mecha-       devices should be generating an internal sync pulse in unison
nism. This ensures that the master maintains synchronous timing         (assuming all have the same value for the sync receiver delay).
with the other units.                                                   With the further stipulation that all devices have the same sync
                                                                        state preset value, then the synchronized sync pulses cause all of
The synchronization mechanism begins with the clock distribu-           the devices to assume the same predefined clock state simultane-
tion and delay equalization block, which ensures that all devices       ously. That is, all devices have their internal clocks fully
receive an edge-aligned REFCLK signal. However, even though             synchronized.
the REFCLK signal is edge aligned among all devices, this alone
does not guarantee that the clock state of each internal clock

                CLOCK DISTRIBUTION                                          CLOCK
                             AND                                           SOURCE

                DELAY EQUALIZATION                                         REF_CLK

          EDGE  (FOR EXAMPLE, AD951x)                                    AD9957
     ALIGNED
AT REF_CLK                                                               NUMBER 1
                                                                        SYNC SYNC
       INPUTS
                                                                          IN OUT
                DATA

FPGA                  PDCLK                                                         MASTER DEVICE

                DATA                                                       REF_CLK       EDGE
                                                                                      ALIGNED
FPGA                  PDCLK                                              AD9957     AT SYNC_IN
                                                                                       INPUTS.
                                                                         NUMBER 2
                                                                                           SYNCHRONIZATION
                                                                        SYNC SYNC           DISTRIBUTION AND
                                                                          IN OUT         DELAY EQUALIZATION

                                                                                            (FOR EXAMPLE AD951x)

                DATA                                                       REF_CLK

FPGA                  PDCLK                                              AD9957

                                                                         NUMBER 3                                 06384-035

                                                                        SYNC SYNC
                                                                          IN OUT

                Figure 59. Multichip Synchronization Example

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Data Sheet                                                                                          AD9957

I/Q PATH LATENCY                                                   signal process path by updating a parallel register at the proper
                                                                   time. The data is transferred from the parallel register to the
The I/Q latency through the AD9957 is easiest to describe in       signal processing chain and all timing has been verified regard-
terms of system clock (SYSCLK) cycles and is a function of the     less of the phase relationship between the updating of the parallel
AD9957 configuration (that is, which mode and which optional       register and the signal processing clock.
features are engaged). The I/Q latency is primarily affected by
the programmable CCI rate.                                         Example

The values in Table 12 should be considered estimates because      Quadrature modulation mode = 18-bit parallel data
observed latency may be data dependent. The latency was            Reference clock multiplier = bypassed
calculated using the linear delay model for FIR filters. N = CCI   Input scale multiplier = off
rate (programmable interpolation rate, 2 to 63, 1 if bypassed).    Inverse CCI = off
                                                                   CCI rate = 20
In BFI mode, the latency through the AD9957 may not be con-        Inverse SINC = on
stant for multiple transmissions. This is due to the relationship  Output scale = off
between the phase of the clock that drives the first half-band
filter and the frame sync signal coming from the Blackfin,              Latency = (16 � 20) + (4 � 20) + (4 � 20) + (69 � 20) +
which is unknown and denoted as x in Table 12. The design                            (4 � 20 + 8) + 22 + 8 + 2 + 8 = 1988 SYSCLKs
successfully transfers data from the data assembler logic to the

Table 12.                Quadrature Modulation Mode--Parallel      Quadrature Modulation Mode--BFI  Interpolation DAC Mode
Stage                    16N                                       (16 + x)N                        28N
Input Demuxplexer                                                  where x = 0 to 15
                         Active: 8N                                Not available in BFI mode        Active: 8N
Input Scale Multiplier   Bypassed: 4N                                                               Bypassed: 4N
                         Active: 8N                                Active: 8N                       Active: 8N
Inverse CCI Filter       Bypassed: 4N                              Bypassed: 4N                     Bypassed: 4N
                         69N                                       345N                             69N
Half-Band Filters        Active: 4N + 8                            Active: 4N + 8                   Active: 4N + 8
CCI Filter               Bypass: 2N + 4                            Bypass: 2N + 4                   Bypass: 2N + 4
                         22                                        22                               0
Modulator                Active: 8                                 Active: 8                        Active: 8
Inverse Sinc Filter      Bypass: 2                                 Bypass: 2                        Bypass: 2
                         Active: 12                                Active: 12                       Active: 12
Output Scale Multiplier  Bypass: 2                                 Bypass: 2                        Bypass: 2
                         8                                         8                                8
DAC Interface

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AD9957                                                                                             Data Sheet

POWER SUPPLY PARTITIONING                                           1.8 V SUPPLIES
                                                                    DVDD (Pin 17, Pin 23, Pin 30, Pin 47, Pin 57, Pin 64)
The AD9957 features multiple power supplies, and their power
consumption varies with its configuration. This section covers      These pins can be grouped together. Their current consumption
which power supplies can be grouped together and how the            increases linearly with the system clock frequency. A system
power consumption of each block varies with frequency.              clock of 1 GHz produces a typically current consumption of
                                                                    610 mA in QDUC mode. There is also a slight (~5%) increase
The values quoted in this section are for comparison only. Refer    as fOUT increases from 50 MHz to 400 MHz.
to Table 1 for exact values. With each group, bypass capacitors of
1 F in parallel with a 10 F capacitor should be used.               AVDD (Pin 3)
                                                                    This 1.8 V supply powers the REFCLK multiplier (PLL) and
The recommendations here are for typical applications, for          consumes about 7 mA. For applications demanding the highest
which there are four groups of power supplies: 3.3 V digital,       performance with the PLL enabled, this supply should be
3.3 V analog, 1.8 V digital, and 1.8 V analog.                      isolated from other 1.8 V AVDD supplies with a separate
                                                                    regulator. For less demanding applications this supply can be
Applications demanding the highest performance may require          run off the same regulator as Pin 89, Pin 92 with a ferrite bead
additional power supply isolation.                                  to isolate Pin 3 from Pin 89, and Pin 89.

3.3 V SUPPLIES                                                      The loop filter for the PLL should directly connect to Pin 3. If
DVDD_I/O (Pin 11, Pin 15, Pin 21, Pin 28, Pin 45, Pin 56,           the PLL is bypassed, pin 3 should still be powered, but isolation
Pin 66)                                                             is not critical.

These 3.3 V supplies can be grouped together. The power             AVDD (Pin 6)
consumption on these pins varies dynamically with serial port       This pin can be grouped together with the DVDD 1.8V supply
activity.                                                           pins. For the highest performance, a ferrite bead should be used
                                                                    for isolation, with a separate regulator being ideal.
AVDD (Pin 74 to Pin 77 and Pin 83)
These are 3.3 V DAC power supplies that typically consume           AVDD (Pin 89 and Pin 92)
about 28 mA. At a minimum, a ferrite bead should be used to         This 1.8 V supply for the REFCLK input consumes about
isolate these from other 3.3 V supplies, with a separate regulator  15 mA. The supply can be run off the same as Pin 3 with a
being ideal. The current consumption of these supplies consist      ferrite bead to isolate Pin 3 from Pin 89 and Pin 92. At a
mainly of biasing current and do not vary with frequency.           minimum, a ferrite bead should be used to isolate these from
                                                                    other 1.8 V supplies. However, for applications demanding the
                                                                    highest performance, a separate regulator is recommended.

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Data Sheet                                                                                                    AD9957

SERIAL PROGRAMMING                                                      For a read cycle, Phase 2 is the same as the write cycle with the
                                                                        following differences: Data is read from the active registers, not
CONTROL INTERFACE--SERIAL I/O                                           the serial port buffer, and data is driven out on the falling edge
                                                                        of SCLK.
The AD9957 serial port is a flexible, synchronous serial commu-
nications port allowing easy interface to many industry-standard        Note that to read back any profile register (0x0E to 0x15), the
microcontrollers and microprocessors.                                   three external profile pins must be used. For example, if the
                                                                        profile register is Profile 5 (0x13) then PROFILE<0:2> pins
The interface allows read/write access to all registers that configure  must equal 101.This is not required to write to profile registers.
the AD9957. MSB-first or LSB-first transfer formats are sup-
ported. In addition, the serial interface port can be configured        INSTRUCTION BYTE
as a single pin input/output (SDIO) allowing a two-wire interface,
or it can be configured as two unidirectional pins for input/output     The instruction byte contains the following information as
(SDIO/SDO), enabling a 3-wire interface. Two optional pins              shown in the instruction byte bit map.
(I/O_RESET and CS) enable greater flexibility for designing
systems with the AD9957.                                                Instruction Byte Information Bit Map

GENERAL SERIAL I/O OPERATION                                            MSB                                                             LSB

There are two phases to a serial communications cycle. The first        D7 D6 D5 D4 D3 D2 D1 D0
is the instruction phase to write the instruction byte into the
AD9957. The instruction byte contains the address of the regis-         R/W X  X  A4 A3 A2 A1 A0
ter to be accessed (see the Register Map and Bit Descriptions
section) and defines whether the upcoming data transfer is a            R/W--Bit 7 of the instruction byte determines whether a read
write or read operation.                                                or write data transfer occurs after the instruction byte write.
                                                                        Logic 1 indicates a read operation. Cleared indicates a write
For a write cycle, Phase 2 represents the data transfer between         operation.
the serial port controller to the serial port buffer. The number
of bytes transferred is a function of the register being accessed.      X, X--Bit 6 and Bit 5 of the instruction byte are don't cares.
For example, when accessing the Control Function Register 2
(Address 0x01), Phase 2 requires that four bytes be transferred.        A4, A3, A2, A1, A0--Bit 4, Bit 3, Bit 2, Bit 1, and Bit 0 of the
Each bit of data is registered on each corresponding rising edge        instruction byte determine which register is accessed during the
of SCLK. The serial port controller expects that all bytes of the       data transfer portion of the communications cycle.
register be accessed; otherwise, the serial port controller is put
out of sequence for the next communication cycle. However,              SERIAL I/O PORT PIN DESCRIPTIONS
one way to write fewer bytes than required is to use the I/O_RESET      SCLK--Serial Clock
pin feature. The I/O_RESET pin function can be used to abort
an I/O operation and reset the pointer of the serial port con-          The serial clock pin is used to synchronize data to and from the
troller. After an I/O reset, the next byte is the instruction byte.     AD9957 and to run the internal state machines.
Note that every completed byte written prior to an I/O reset is
preserved in the serial port buffer. Partial bytes written are not      CS--Chip Select Bar
preserved. At the completion of any communication cycle, the
AD9957 serial port controller expects the next eight rising             An active low input that allows more than one device on the
SCLK edges to be the instruction byte for the next communi-             same serial communications line. The SDO and SDIO pins go
cation cycle.                                                           to a high impedance state when this input is high. If driven high
                                                                        during any communications cycle, that cycle is suspended until
After a write cycle, the programmed data resides in the serial          CS is reactivated low. Chip select (CS) can be tied low in
port buffer and is inactive. I/O_UPDATE transfers data from             systems that maintain control of SCLK.
the serial port buffer to active registers. The I/O update can
either be sent after each communication cycle or when all serial        SDIO--Serial Data Input/Output
operations are complete. In addition, a change in profile pins
can initiate an I/O update.                                             Data is always written into the AD9957 on this pin. However,
                                                                        this pin can be used as a bidirectional data line. Bit 1 of CFR1,
                                                                        Register Address 0x00, controls the configuration of this pin.
                                                                        The default is cleared, which configures the SDIO pin as
                                                                        bidirectional.

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AD9957                                                                                                                                     Data Sheet

SDO--Serial Data Out                                                            SERIAL I/O TIMING DIAGRAMS

Data is read from this pin for protocols that use separate lines                Figure 60 through Figure 63 provide basic examples of the tim-
for transmitting and receiving data. In the case where the                      ing relationships between the various control signals of the serial
AD9957 operates in a single bidirectional I/O mode, this pin                    I/O port. Most of the bits in the register map are not transferred
does not output data and is set to a high impedance state.                      to their internal destinations until assertion of an I/O update,
                                                                                which is not included in the timing diagrams that follow.
I/O_RESET--Input/Output Reset
                                                                                MSB/LSB TRANSFERS
I/O_RESET synchronizes the I/O port state machines without
affecting the addressable registers contents. An active high                    The AD9957 serial port can support both most significant bit
input on the I/O_RESET pin causes the current communication                     (MSB) first or least significant bit (LSB) first data formats. This
cycle to abort. After I/O_RESET returns low (Logic 0), another                  functionality is controlled by Bit 0 in Control Function Register 1
communication cycle can begin, starting with the instruction                    (0x00). The default format is MSB first. If LSB first is active,
byte write.                                                                     all data, including the instruction byte, must follow LSB-first
                                                                                convention. Note that the highest number found in the bit range
I/O_UPDATE--Input/Output Update                                                 column for each register is the MSB and the lowest number is
                                                                                the LSB for that register (see the Register Map and Bit
The I/O_UPDATE initiates the transfer of written data from                      Descriptions section and Table 13).
the I/O port buffer to active registers. I/O_UPDATE is active
on the rising edge and its pulse width must be greater than one
SYNC_CLK period. It is either an input or output pin depending
on the programming of the Internal I/O Update Active bit.

                                            INSTRUCTION CYCLE                           DATA TRANSFER CYCLE
        CS

        SCLK

        SDIO    I7      I6      I5 I4           I3      I2      I1      I0      D7 D6 D5 D4 D3 D2 D1 D0              06384-037

                                            Figure 60. Serial Port Write Timing--Clock Stall Low

                                INSTRUCTION CYCLE                                       DATA TRANSFER CYCLE

        CS

        SCLK

        SDIO    I7      I6      I5      I4      I3      I2      I1      I0              DON'T CARE

        SDO                                                                     DO7 DO6 DO5 DO4 DO3 DO2 DO1  DO0                06384-038

                                        Figure 61. 3-Wire Serial Port Read Timing--Clock Stall Low

                                INSTRUCTION CYCLE                                       DATA TRANSFER CYCLE

            CS      I7      I6      I5      I4      I3      I2      I1      I0  D7      D6 D5 D4 D3 D2 D1    D0      06384-039
        SCLK
        SDIO

                                        Figure 62. Serial Port Write Timing--Clock Stall High

                                INSTRUCTION CYCLE                                       DATA TRANSFER CYCLE

            CS      I7      I6      I5      I4      I3      I2      I1      I0      DO7 DO6 DO5 DO4 DO3 DO2 DO1 DO0  06384-040
        SCLK
        SDIO

                                    Figure 63. 2-Wire Serial Port Read Timing--Clock Stall High

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Data Sheet                                                                                               AD9957

I/O_UPDATE, SYNC_CLK, AND SYSTEM CLOCK                                For example, if repetitive changes to phase offset via the SPI
RELATIONSHIPS                                                         port is desired, the latency of those changes to the DAC output
                                                                      is constant; otherwise, a time uncertainty of one SYNC_CLK
The I/O_UPDATE pin is used to transfer data from the serial           period is present.
I/O buffer to the active registers in the device. Data in the buffer
is inactive.                                                          By default, the I/O_UPDATE pin is an input that serves as a
                                                                      strobe signal to allow synchronous update of the device oper-
SYNC_CLK is a rising edge active signal. It is derived from the       ating parameters. A rising edge on I/O_UPDATE initiates
system clock and a divide-by-4 frequency divider. SYNC_CLK,           transfer of the register contents to the internal workings of
which is externally provided, can be used to synchronize              the device. Alternatively, the transfer of programmed data from
external hardware to the AD9957 internal clocks.                      the programming registers to the internal hardware can be
                                                                      accomplished by changing the state of the PROFILE[2:0] pins.
I/O_UPDATE initiates the start of a buffer transfer. It can
be sent synchronously or asynchronously relative to the               The timing diagram shown in Figure 64 depicts when the data
SYNC_CLK. If the setup time between these signals is met,             in the buffer is transferred to the active registers.
then constant latency (pipeline) to the DAC output exists.

    SYSCLK                        A  B
SYNC_CLK

I/O_UPDATE                   N�1                                          N                    N+1
                N                       N+1                                  N+2
       DATA IN
REGISTERS

      DATA IN
I/O BUFFERS

THE DEVICE REGISTERS AN I/O UPDATE AT POINT A. THE DATA IS TRANSFERRED FROM THE ASYNCHRONOUSLY LOADED I/O BUFFERS AT POINT B.  06384-161

                                       Figure 64. I/O_UPDATE Transferring Data from I/O Buffer to Active Registers

                                        Rev. C | Page 49 of 64
AD9957                                                                                                                   Data Sheet

REGISTER MAP AND BIT DESCRIPTIONS

REGISTER MAP

Note that the highest number found in the Bit Range column for each register in the following tables is the MSB and the lowest number is
the LSB for that register.

Table 13. Control Registers

Register Bit

Name        Range

(Serial     (Internal Bit 7                                                                                              Bit 0      Default
                                                                                                                                    Value
Address) Address) (MSB) Bit 6                 Bit 5        Bit 4                   Bit 3           Bit 2   Bit 1         (LSB)      0x00

Control     <31:24>  RAM                      Open         RAM                                 Open        Operating Mode           0x00
Function    <23:16>  Enable                                Playback                          Open
Register 1                                                 Destination                                                 Select       0x00
CFR1                 Manual                                                                                            DDS
(0x00)               OSK        Inverse       Clear CCI                                                                Sine         0x00
                     External   Sinc Filter                                                                            Output
                     Control    Enable                                                                                              0x00

            <15:8>              Open          Autoclear    Open                    Clear Phase Load ARR @ OSK            Select     0x40
                                                                                   Accumulator I/O Update Enable         Auto-
                                              Phase                                                                      OSK        0x08

                                              Accumulator                                                                           0x20

            <7:0>    Digital    DAC Power- REFCLK Input Aux DAC                    External        Auto    SDIO          LSB First  0x1F
                     Power-                                                                                                         0x3F
                     Down       Down          Power-Down Power-Down Power-Down Power-Down Input                                     0x40

                                                                                   Control         Enable  Only                     0x00
                                                                                                                                    0x00
Control     <31:24>  Blackfin   Blackfin Bit  Blackfin                                       Open                         Enable    0x00
Function             Interface  Order         Early Frame                                                                 Profile   0x7F
Register 2           Mode                     Sync Enable                                                                Registers  0x7F
CFR2                 Active                                                                                               as ASF    0xFF
(0x01)                                                                                                                    Source    0xFF
                                                                                                                                    0xFF
            <23:16>  Internal   SYNC_CLK                                           Open                                  Read       0xFF
                     I/O        Enable                                                                                   Effective
                     Update                                                                                              FTW
                     Active

            <15:8>   I/O Update Rate Control PDCLK Rate Data Format PDCLK                          PDCLK   TxEnable Q-First
                                                                                                   Invert
                                              Control                              Enable                  Invert        Data

                                                                                                                         Pairing

            <7:0>    Open       Data          Sync Timing                                          Open
                                Assembler     Validation
                                Hold Last     Disable
                                Value

Control     <31:24>             Open                   DRV0<1:0>                     Open                  VCO SEL<2:0>
Function    <23:16>                                                ICP<2:0>        Open                         Open
Register 3  <15:8>              Open
CFR3
(0x02)               REFCLK     REFCLK                                                                                   PLL
                     Input      Input                                                                                    Enable
                     Divider    Divider
                     Bypass     ResetB

            <7:0>                                          N<6:0>                                                        Open

Auxiliary   <31:24>                                                 Open
DAC         <23:16>                                                 Open
Control     <15:8>                                                  Open
Register    <7:0>                                                 FSC<7:0>
(0x03)

I/O Update  <31:24>                                        I/O Update Rate<31:24>
Rate        <23:16>                                        I/O Update Rate<23:16>
Register    <15:8>                                         I/O Update Rate<15:8>
(0x04)      <7:0>
                                                            I/O Update Rate<7:0>

                                                           Rev. C | Page 50 of 64
Data Sheet                                                                                                                       AD9957

Table 14. RAM, ASF, Multichip Sync, and Profile 0 Registers

Register Name      Bit Range  Bit 7                           Bit           Bit 2              Bit 1            Bit 0            Default
(Serial Address)   (Internal  (MSB)        Bit 6 Bit5 4 Bit 3                                                   (LSB)            Value
                   Address)
                                                                                                                                 0x00
RAM Segment        <47:40>                                   RAM Address Step Rate 0<15:8>                                       0x00
Register 0 (0x05)  <39:32>                                   RAM Address Step Rate 0<7:0>                                        0x00
                                                                                                                                 0x00
                   <31:24>                                   RAM End Address 0<9:2>                                              0x00

                   <23:16>        RAM End                                          Open                                          0x00
                              Address 0<1:0>                                                                                     0x00
                                                                                                                                 0x00
                   <15:8>                                    RAM Start Address 0<9:2>                                            0x08
                                                                                                                                 0xB5
                   <7:0>         RAM Start                   Open                          RAM Playback Mode 0<2:0>              0x00
                              Address 0<1:0>                                                                                     0x00
                                                                                                                                 0x00
RAM Segment        <47:40>                                   RAM Address Step Rate 1<15:8>                                       0x00
Register 1 (0x06)  <39:32>                                   RAM Address Step Rate 1<7:0>                                        0x00
                                                                                                                                 0x00
                   <31:24>                                   RAM End Address 1<9:2>                                              0x00
                                                                                                                                 0x00
                   <23:16>        RAM End                                          Open                                          0x00
                              Address 1<1:0>                                                                                     0x00
                                                                                                                                 0x00
                   <15:8>                                    RAM Start Address 1<9:2>                                            0x00
                                                                                                                                 0x00
                   <7:0>         RAM Start                   Open                          RAM Playback Mode 1<2:0>              0x00
                              Address 1<1:0>

Amplitude Scale    <31:24>                                       Amplitude Ramp Rate<15:8>     Amplitude Step Size<1:0>
Factor (ASF)       <23:16>                                        Amplitude Ramp Rate<7:0>
Register           <15:8>                                        Amplitude Scale Factor<13:6>
(0x09)             <7:0>                      Amplitude Scale Factor<5:0>

Multichip Sync     <31:24>    Sync Validation Delay<3:0>     Sync           Sync               Sync             Open
Register (0x0A)                                              Receiver       Generator          Generator
                                                             Enable         Enable             Polarity

                   <23:16>                    Sync State Preset Value<5:0>                                Open

                   <15:8>            Sync Generator Delay<4:0>                                 Open

                   <7:0>             Sync Receiver Delay<4:0>                                  Open

Profile 0          <63:56>           Open                                 Amplitude Scale Factor<13:8>
Register--Single   <55:48>                                   Amplitude Scale Factor<7:0>
Tone (0x0E)        <47:40>
                                                               Phase Offset Word<15:8>

                   <39:32>                                   Phase Offset Word<7:0>

                   <31:24>                                   Frequency Tuning Word<31:24>

                   <23:16>                                   Frequency Tuning Word<23:16>

                   <15:8>                                    Frequency Tuning Word<15:8>

                   <7:0>                                     Frequency Tuning Word<7:0>

Profile 0          <63:56>                    CCI Interpolation Rate<7:2>                      Spectral Invert Inverse
Register--QDUC     <55:48>                                            Output Scale Factor                            CCI Bypass
(0x0E)

                   <47:40>                                   Phase Offset Word<15:8>

                   <39:32>                                   Phase Offset Word<7:0>

                   <31:24>                                   Frequency Tuning Word<31:24>

                   <23:16>                                   Frequency Tuning Word<23:16>

                   <15:8>                                    Frequency Tuning Word<15:8>

                   <7:0>                                     Frequency Tuning Word<7:0>

                                              Rev. C | Page 51 of 64
AD9957                                                                                                      Data Sheet

Table 15. Profile 1, Profile 2, and Profile 3 Registers

Register     Bit Range  Bit 7  Bit 6                     Bit 5  Bit 4  Bit 3            Bit 2  Bit 1        Bit 0        Default
Name         (Internal  (MSB)                                                                               (LSB)        Value
(Serial      Address)                                                                                                    0x00
Address)                                                                                                    Inverse CCI  0x00
                                                                                                            Bypass       0x00
Profile 1    <63:56>           Open                                           Amplitude Scale Factor<13:8>               0x00
Register--   <55:48>                                            Amplitude Scale Factor<7:0>                 Inverse CCI  0x00
Single Tone  <47:40>                                                                                        Bypass       0x00
(0x0F)       <39:32>                                              Phase Offset Word<15:8>                                0x00
                                                                  Phase Offset Word<7:0>                    Inverse CCI  0x00
                                                                                                            Bypass       0x00
             <31:24>                                            Frequency Tuning Word<31:24>
                                                                                                                         0x00
             <23:16>                                            Frequency Tuning Word<23:16>                             0x00
                                                                                                                         0x00
             <15:8>                                             Frequency Tuning Word<15:8>                              0x00
                                                                                                                         0x00
             <7:0>                                              Frequency Tuning Word<7:0>                               0x00
                                                                                                                         0x00
Profile 1    <63:56>                  CCI Interpolation Rate<7:2>                              Spectral                  0x00
Register--   <55:48>                                      Output Scale Factor<7:0>             Invert                    0x00
QDUC (0x0F)                                                                                                              0x00
                                                                                                                         0x00
             <47:40>                                            Phase Offset Word<15:8>                                  0x00
                                                                                                                         0x00
             <39:32>                                            Phase Offset Word<7:0>                                   0x00
                                                                                                                         0x00
             <31:24>                                            Frequency Tuning Word<31:24>                             0x00

             <23:16>                                            Frequency Tuning Word<23:16>                             0x00
                                                                                                                         0x00
             <15:8>                                             Frequency Tuning Word<15:8>                              0x00
                                                                                                                         0x00
             <7:0>                                              Frequency Tuning Word<7:0>                               0x00
                                                                                                                         0x00
Profile 2    <63:56>           Open                                           Amplitude Scale Factor<13:8>               0x00
Register--   <55:48>                                            Amplitude Scale Factor<7:0>                              0x00
Single Tone  <47:40>                                                                                                     0x00
(0x10)       <39:32>                                              Phase Offset Word<15:8>                                0x00
                                                                  Phase Offset Word<7:0>                                 0x00
                                                                                                                         0x00
             <31:24>                                            Frequency Tuning Word<31:24>                             0x00
                                                                                                                         0x00
             <23:16>                                            Frequency Tuning Word<23:16>                             0x00
                                                                                                                         0x00
             <15:8>                                             Frequency Tuning Word<15:8>
                                                                                                                         0x00
             <7:0>                                              Frequency Tuning Word<7:0>                               0x00
                                                                                                                         0x00
Profile 2    <63:56>                  CCI Interpolation Rate<7:2>                              Spectral                  0x00
Register--   <55:48>                                      Output Scale Factor<7:0>             Invert                    0x00
QDUC (0x10)                                                                                                              0x00
                                                                                                                         0x00
             <47:40>                                            Phase Offset Word<15:8>

             <39:32>                                            Phase Offset Word<7:0>

             <31:24>                                            Frequency Tuning Word<31:24>

             <23:16>                                            Frequency Tuning Word<23:16>

             <15:8>                                             Frequency Tuning Word<15:8>

             <7:0>                                              Frequency Tuning Word<7:0>

Profile 3    <63:56>           Open                                           Amplitude Scale Factor<13:8>
Register--   <55:48>                                            Amplitude Scale Factor<7:0>
Single Tone  <47:40>
(0x11)       <39:32>                                              Phase Offset Word<15:8>
                                                                  Phase Offset Word<7:0>

             <31:24>                                            Frequency Tuning Word<31:24>

             <23:16>                                            Frequency Tuning Word<23:16>

             <15:8>                                             Frequency Tuning Word<15:8>

             <7:0>                                              Frequency Tuning Word<7:0>

Profile 3    <63:56>                  CCI Interpolation Rate<7:2>                              Spectral
Register--                                                                                     Invert
QDUC         <55:48>                                      Output Scale Factor<7:0>
(0x11)       <47:40>                                      Phase Offset Word<15:8>

             <39:32>                                            Phase Offset Word<7:0>

             <31:24>                                            Frequency Tuning Word<31:24>

             <23:16>                                            Frequency Tuning Word<23:16>

             <15:8>                                             Frequency Tuning Word<15:8>

             <7:0>                                              Frequency Tuning Word<7:0>

                                                                Rev. C | Page 52 of 64
Data Sheet                                                                                                               AD9957

Table 16. Profile 4, Profile 5, and Profile 6 Registers

Register     Bit        Bit 7 (MSB)  Bit 6 Bit 5 Bit 4 Bit 3 Bit 2               Bit 1               Bit 0 (LSB)         Default
Name         Range                                                                                                       Value
(Serial      (Internal                                                                                                   0x00
Address)     Address)                                                                                                    0x00
                                                                                                                         0x00
Profile 4    <63:56>    Open                                           Amplitude Scale Factor<13:8>                      0x00
Register--   <55:48>                                     Amplitude Scale Factor<7:0>                                     0x00
Single Tone  <47:40>                                                                                                     0x00
(0x12)       <39:32>                                       Phase Offset Word<15:8>                                       0x00
                                                            Phase Offset Word<7:0>                                       0x00
                                                                                                                         0x00
             <31:24>                                     Frequency Tuning Word<31:24>                                    0x00
                                                                                                                         0x00
             <23:16>                                     Frequency Tuning Word<23:16>                                    0x00
                                                                                                                         0x00
             <15:8>                                      Frequency Tuning Word<15:8>                                     0x00
                                                                                                                         0x00
             <7:0>                                       Frequency Tuning Word<7:0>                                      0x00
                                                                                                                         0x00
Profile 4    <63:56>                 CCI Interpolation Rate<7:2>                 Spectral Invert     Inverse CCI Bypass  0x00
Register--   <55:48>                                                                                                     0x00
QDUC         <47:40>                                     Output Scale Factor<7:0>                                        0x00
(0x12)       <39:32>                                                                                                     0x00
                                                         Phase Offset Word<15:8>                                         0x00
                                                                                                                         0x00
                                                         Phase Offset Word<7:0>                                          0x00
                                                                                                                         0x00
             <31:24>                                     Frequency Tuning Word<31:24>                                    0x00
                                                                                                                         0x00
             <23:16>                                     Frequency Tuning Word<23:16>                                    0x00
                                                                                                                         0x00
             <15:8>                                      Frequency Tuning Word<15:8>                                     0x00
                                                                                                                         0x00
             <7:0>                                       Frequency Tuning Word<7:0>                                      0x00
                                                                                                                         0x00
Profile 5    <63:56>    Open                                           Amplitude Scale Factor<13:8>                      0x00
Register--   <55:48>                                     Amplitude Scale Factor<7:0>                                     0x00
Single Tone  <47:40>                                                                                                     0x00
(0x13)       <39:32>                                       Phase Offset Word<15:8>                                       0x00
                                                            Phase Offset Word<7:0>                                       0x00
                                                                                                                         0x00
             <31:24>                                     Frequency Tuning Word<31:24>                                    0x00
                                                                                                                         0x00
             <23:16>                                     Frequency Tuning Word<23:16>                                    0x00
                                                                                                                         0x00
             <15:8>                                      Frequency Tuning Word<15:8>                                     0x00
                                                                                                                         0x00
             <7:0>                                       Frequency Tuning Word<7:0>                                      0x00
                                                                                                                         0x00
Profile 5    <63:56>                 CCI Interpolation Rate<7:2>                 Spectral Invert     Inverse CCI Bypass  0x00
Register--   <55:48>
QDUC         <47:40>                                     Output Scale Factor<7:0>
(0x13)       <39:32>
                                                         Phase Offset Word<15:8>

                                                         Phase Offset Word<7:0>

             <31:24>                                     Frequency Tuning Word<31:24>

             <23:16>                                     Frequency Tuning Word<23:16>

             <15:8>                                      Frequency Tuning Word<15:8>

             <7:0>                                       Frequency Tuning Word<7:0>

Profile 6    <63:56>    Open                                           Amplitude Scale Factor<13:8>
Register--   <55:48>                                     Amplitude Scale Factor<7:0>
Single Tone  <47:40>
(0x14)       <39:32>                                       Phase Offset Word<15:8>
                                                            Phase Offset Word<7:0>

             <31:24>                                     Frequency Tuning Word<31:24>

             <23:16>                                     Frequency Tuning Word<23:16>

             <15:8>                                      Frequency Tuning Word<15:8>

             <7:0>                                       Frequency Tuning Word<7:0>

Profile 6    <63:56>                 CCI Interpolation Rate<7:2>                 Spectral Invert     Inverse CCI Bypass
Register--   <55:48>
QDUC         <47:40>                                     Output Scale Factor<7:0>
(0x14)       <39:32>
                                                         Phase Offset Word<15:8>

                                                         Phase Offset Word<7:0>

             <31:24>                                     Frequency Tuning Word<31:24>

             <23:16>                                     Frequency Tuning Word<23:16>

             <15:8>                                      Frequency Tuning Word<15:8>

             <7:0>                                       Frequency Tuning Word<7:0>

                                                         Rev. C | Page 53 of 64
AD9957                                                                                     Data Sheet

Table 17. Profile 7, RAM, GPIO Configuration, and GPIO Data Registers

Register Name     Bit Range  Bit 7        Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1       Bit 0        Default
(Serial Address)  (Internal  (MSB)                                                  (LSB)        Value
                  Address)                                                                       0x00
                                                                                                 0x00
Profile 7         <63:56>           Open              Amplitude Scale Factor<13:8>               0x00
Register--        <55:48>                 Amplitude Scale Factor<7:0>                            0x00
Single Tone       <47:40>                                                                        0x00
(0x15)            <39:32>                   Phase Offset Word<15:8>                              0x00
                                             Phase Offset Word<7:0>                              0x00
                                                                                                 0x00
                  <31:24>                 Frequency Tuning Word<31:24>                           0x00

                  <23:16>                 Frequency Tuning Word<23:16>                           0x00
                                                                                                 0x00
                  <15:8>                  Frequency Tuning Word<15:8>                            0x00
                                                                                                 0x00
                  <7:0>                   Frequency Tuning Word<7:0>                             0x00
                                                                                                 0x00
Profile 7         <63:56>           CCI Interpolation Rate<7:2>        Spectral     Inverse CCI  0x00
Register--        <55:48>                                              Invert       Bypass
QDUC (0x15)                                                                                      0x00
                                          Output Scale Factor<7:0>
                                                                                                 0x00
                  <47:40>                 Phase Offset Word<15:8>

                  <39:32>                 Phase Offset Word<7:0>

                  <31:24>                 Frequency Tuning Word<31:24>

                  <23:16>                 Frequency Tuning Word<23:16>

                  <15:8>                  Frequency Tuning Word<15:8>

                  <7:0>                   Frequency Tuning Word<7:0>

RAM Register      <31:0>                  RAM Word<31:0>
(0x16)

GPIO              <15:0>                  GPIO Configuration<15:0>
Configuration
Register (0x18)

GPIO Data         <15:0>                  GPIO Data<15:0>
Register (0x19)

                                          Rev. C | Page 54 of 64
Data Sheet                                                                                                            AD9957

REGISTER BIT DESCRIPTIONS                                              The following section provides a detailed description of each bit
                                                                       in the AD9957 register map. For cases in which a group of bits
The serial I/O port registers span an address range of 0 to 25         serve a specific function, the entire group is considered as a
(0x00 to 0x19 in hexadecimal notation). This represents a total        binary word and described in aggregate.
of 26 registers. However, six of these registers are unused, yielding
a total of 20 available registers. The unused registers are 7, 8, 11   This section is organized in sequential order of the serial
to 13, and 23 (0x07 to 0x08, 0x0B to 0x0D, and 0x17).                  addresses of the registers. Following each subheading are the
                                                                       individual bit descriptions for that particular register. The
The number of bytes assigned to the registers varies. That is, the     location of the bit(s) in the register are indicated by or
registers are not of uniform depth; each contains the number           , where A and B are bit numbers. The notation, ,
of bytes necessary for its particular function. Additionally, the      specifies a range of bits from most significant to least significant
registers are assigned names according to their functionality.         bit position. For example, <5:2> means bit positions 5 down to
In some cases, a register is given a mnemonic descriptor. For          2, inclusive, with Bit 0 identifying the LSB of the register.
example, the register at Serial Address 0x00 is named Control
Function Register 1 and is assigned the mnemonic CFR1.                 Unless otherwise stated, programmed bits are not transferred to
                                                                       their internal destinations until the assertion of an I/O update or
Control Function Register 1 (CFR1)                                     profile change.
Address 0x00, four bytes are assigned to this register.

Table 18. Bit Descriptions for CFR1 Register

Bit (s) Mnemonic      Description

31  RAM Enable        0: disables RAM playback functionality (default).

                      1: enables RAM playback functionality.

30:29 Open

28  RAM Playback      Ineffective unless CFR1<31> = 1.
                        0: RAM playback data routed to baseband scaling multipliers (default).
    Destination

                      1: RAM playback data routed to baseband I/Q data path.

27:26 Open

25:24 Operating Mode 00: quadrature modulation mode (default).

                      01: single tone mode.

                      1x: interpolating DAC mode.

23  Manual OSK        Ineffective unless CFR1<9:8> = 10b.

    External Control  0: OSK pin inoperative (default).

                      1: OSK pin enabled for manual OSK control (see the Output Shift Keying (OSK) section).

22  Inverse Sinc Filter 0: inverse sinc filter bypassed (default).

    Enable            1: inverse sinc filter active.

21  Clear CCI         This bit is automatically cleared by the serial I/O port controller. This operation requires several internal clock
                      cycles to complete, during which time the data supplied to the CCI input by the baseband signal chain is
                      ignored. The inputs are forced to all zeros to flush the CCI data path, after which the CCI accumulators are reset.

                      0: normal operation of the CCI filter (default).

                      1: initiates an asynchronous reset of the accumulators in the CCI filter.

20:17 Open

16  Select DDS Sine Ineffective unless CFR1<25:24> = 01b.

    Output            0: cosine output of the DDS is selected (default).

                      1: sine output of the DDS is selected.

15:14 Open

13  Autoclear Phase 0: normal operation of the DDS phase accumulator (default).

    Accumulator       1: synchronously resets the DDS phase accumulator any time I/O_UPDATE is asserted or a profile

                      change occurs.

12  Open

11  Clear Phase       0: normal operation of the DDS phase accumulator (default).
                      1: asynchronous, static reset of the DDS phase accumulator.
    Accumulator

10  Load ARR @ I/O    0: normal operation of the OSK amplitude ramp rate timer (default).

    Update            1: OSK amplitude ramp rate timer reloaded any time I/O_UPDATE is asserted or a profile change occurs.

                                                      Rev. C | Page 55 of 64
AD9957                                                                                                          Data Sheet

Bit (s)  Mnemonic           Description
9        OSK (Output Shift  0: OSK disabled (default).
8        Keying) Enable     1: OSK enabled.
         Select Auto-OSK    Ineffective unless CFR1<9> = 1.
7
         Digital Power-       0: manual OSK enabled (default).
6        Down                 1: automatic OSK enabled.
5                           This bit is effective without the need for an I/O update.
         DAC Power-Down       0: clock signals to the digital core are active (default).
4                             1: clock signals to the digital core are disabled.
3        REFCLK Input       0: DAC clock signals and bias circuits are active (default).
2        Power-Down         1: DAC clock signals and bias circuits are disabled.
                            This bit is effective without the need for an I/O update.
1        Auxiliary DAC        0: REFCLK input circuits and PLL are active (default).
0        Power-Down           1: REFCLK input circuits and PLL are disabled.
         External Power-    0: auxiliary DAC clock signals and bias circuits are active (default).
         Down Control       1: auxiliary DAC clock signals and bias circuits are disabled.
         Auto Power-Down    0: assertion of the EXT_PWR_DWN pin affects full power-down (default).
         Enable             1: assertion of the EXT_PWR_DWN pin affects fast recovery power-down.
                            Ineffective when CFR1<25:24> = 01b.
         SDIO Input Only      0: disable power-down (default).
                              1: when the TxEnable pin is Logic 0, the baseband signal processing chain is flushed of residual data and
         LSB First            the clocks are automatically stopped. Clocks restart when the TxENABLE pin is a Logic 1.
                            0: configures the SDIO pin for bidirectional operation; 2-wire serial programming mode (default).
                            1: configures the serial data I/O pin (SDIO) as an input only pin; 3-wire serial programming mode.
                            0: configures the serial I/O port for MSB first format (default).
                            1: configures the serial I/O port for LSB first format.

Control Function Register 2 (CFR2)
Address 0x01, four bytes are assigned to this register.

Table 19. Bit Descriptions for CFR2 Register

Bit (s) Mnemonic            Description

31       Blackfin Interface Valid only when CFR1<25:24> = 00b (quadrature modulation mode).

         Mode Active        0: Pin D<17:0> configured as an 18-bit parallel port (default).

                            1: Pin D<5:4> configured as a dual serial port compatible with the Blackfin serial interface. Pin D<17:6>
                            and Pin D<3:0> become available as a 16-bit GPIO port.

30       Blackfin Bit Order Valid only when CFR2<31> = 1.

                            0: the dual serial port (BFI) configured for MSB first operation (default).

                            1: the dual serial port (BFI) configured for LSB first operation.

29       Blackfin Early     Valid only when CFR2<31> = 1.
                             0: the dual serial port (BFI) configured to be compatible with Blackfin late frame sync operation (default).
         Frame Sync          1: the dual serial port (BFI) configured to be compatible with Blackfin early frame sync operation.

         Enable

28:25 Open

24       Enable Profile     Valid only when CFR1<25:24> = 01b (single tone mode) and CFR1<9>=0 (OSK disabled).

         Registers as ASF   0: amplitude scale factor bypassed (unity gain).
         Source             1: the active profile register determines the amplitude scale factor.

23       Internal I/O       This bit is effective without the need for an I/O update.

         Update Active         0: serial I/O programming is synchronized with external assertion of the I/O_UPDATE pin, which is
                               configured as an input pin (default).

                            1: serial I/O programming is synchronized with an internally generated I/O update signal (the internally
                            generated signal appears at the I/O_UPDATE pin, which is configured as an output pin).

22       SYNC_CLK Enable    0: the SYNC_CLK pin is disabled; static Logic 0 output.

                            1: the SYNC_CLK pin generates a clock signal at � fSYSCLK; use of synchronization of the serial I/O port
                            (default).

                                                         Rev. C | Page 56 of 64
Data Sheet                                           AD9957

Bit (s)  Mnemonic            Description
21:17
16       Open                0: a serial I/O port read operation of the FTW register reports the contents of the FTW register (default).
         Read Effective      1: a serial I/O port read operation of the FTW register reports the actual 32-bit word appearing at the input to
         FTW                 the DDS phase accumulator.
                             Ineffective unless CFR2<23> = 1. Sets the prescale ratio of the divider that clocks the I/O update timer as
15:14 I/O Update Rate        follows:
           Control
                                00: divide-by-1 (default).
13       PDCLK Rate             01: divide-by-2.
                                10: divide-by-4.
         Control                11: divide-by-8.
                             Ineffective unless CFR2<31> = 0 and CFR1<25:24> = 00b.
12       Data Format            0: PDCLK operates at the input data rate (default).
                                1: PDCLK operates at � the input data rate; useful for maintaining a consistent relationship between I/Q
11       PDCLK Enable           words at the parallel data port and the internal clocks of the baseband signal processing chain.
                             0: the data-words applied to Pin D<17:0> are expected to be coded as twos complement (default).
10       PDCLK Invert        1: the data-words applied to Pin D<17:0> are expected to be coded as offset binary.
                             0: the PDCLK pin is disabled and forced to a static Logic 0 state; the internal clock signal continues to operate
9        TxEnable Invert     and provide timing to the data assembler.
                             1: the internal PDCLK signal appears at the PDCLK pin (default).
8        Q-First Data        0: normal PDCLK polarity; Q-data associated with Logic 1, I-data with Logic 0 (default).
                             1: inverted PDCLK polarity.
         Pairing             0: normal TxENABLE polarity; Logic 0 is standby, Logic 1 is transmit (default).
                             1: inverted TxENABLE polarity; Logic 0 is transmit, Logic 1 is standby.
7        Open                0: an I/Q data pair is delivered as I-data first, followed by Q-data (default).
                             1: an I/Q data pair is delivered as Q-data first, followed by I-data.
6        Data Assembler
                             Ineffective when CFR1<25:24> = 01b.
         Hold Last Value      0: when the TxENABLE pin is false, the data assembler ignores the input data and internally forces zeros on
                              the baseband signal path (default).
5        Sync Timing          1: when the TxENABLE pin is false, the data assembler ignores the input data and internally forces the last
                              value received on the baseband signal path.
         Validation Disable
                             0: enables the setup and hold validation circuit to take a measurement; the measurement result appears at
                             the SYNC_SMP_ERR pin; a Logic 1 at this pin indicates a potential setup/hold violation whereas a Logic 0
                             indicates that a setup/hold violation has not been detected; the measurement result is latched and held until
                             this bit is set to a Logic 1.
                             1: resets the setup and hold validation measurement circuit forcing the SYNC_SMP_ERR pin to a static Logic 0
                             condition (default); the measurement circuit is effectively disabled until this bit is restored to a Logic 0 state.

4:0 Open

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Control Function Register 3 (CFR3)
Address 0x02, four bytes are assigned to this register.

Table 20. Bit Descriptions for CFR3 Register

Bit (s) Mnemonic         Description

31:30 Open

29:28 DRV0               Controls REFCLK_OUT pin (see Table 6 for details); default is 01b.

27   Open

26:24 VCO SEL            Selects frequency band of the VCO in the REFCLK PLL (see Table 7 for details); default is 111b.

23:22 Open

21:19 ICP                Selects the charge pump current in the REFCLK PLL (see Table 8 for details); default is 111b.

18:16 Open

15   REFCLK Input Divider 0: input divider is selected (default).

     Bypass              1: input divider is bypassed.

14   REFCLK Input Divider 0: input divider is reset.

     ResetB              1: input divider operates normally (default).

13:9 Open

8    PLL Enable          0: REFCLK PLL bypassed (default).

                         1: REFCLK PLL enabled.

7:1  N                   This 7-bit number is divide modulus of the REFCLK PLL feedback divider; default is 0000000b.

0    Open

Auxiliary DAC Control Register
Address 0x03, four bytes are assigned to this register.

Table 21. Bit Descriptions for Auxiliary DAC Control Register

Bit(s) Mnemonic          Description

31:8 Open

7:0  FSC                 This 8-bit number controls the full-scale output current of the main DAC (see the Auxiliary DAC section);
                         default is 0xFF.

I/O Update Rate Register
Address 0x04, four bytes are assigned to this register. This register is effective without the need for an I/O update.

Table 22. Bit Descriptions for I/O Update Rate Register5

Bit(s) Mnemonic          Description

31:0 I/O Update Rate     Ineffective unless CFR2<23> = 1. This 32-bit number controls the automatic I/O update rate (see the
                         Automatic I/O Update section); default is 0xFFFFFFFF.

RAM Segment Register 0
Address 0x05, six bytes are assigned to this register. This register is effective without the need for an I/O update. This register is only
active if CFR1<31> = 1 and there is a Logic 0-to-Logic 1 transition on the RT pin.

Table 23. Bit Descriptions for RAM Segment Register 0

Bit(s) Mnemonic          Description

47:32 RAM Address Step   This 16-bit number controls the rate at which the RAM state machine steps through the specified RAM
            Rate 0       address range.

31:22 RAM End Address 0  This 10-bit number identifies the ending address for the RAM state machine.

21:16 Open

15:6 RAM Start Address 0 This 10-bit number identifies the starting address for the RAM state machine.

5:3  Open

2:0  RAM Playback Mode 0 This 3-bit number identifies the playback mode for the RAM state machine (see Table 5).

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Data Sheet                                                                                                                  AD9957

RAM Segment Register 1

Address 0x06, six bytes are assigned to this register. This register is only active if CFR1<31> = 1 and there is a Logic 1 to Logic 0 transition
on the RT pin.

Table 24. Bit Descriptions for RAM Segment Register 1

Bit(s) Mnemonic              Description

47:32 RAM Address Step       This 16-bit number controls the rate at which the RAM state machine steps through the specified RAM
           Rate 1            address range.

31:22 RAM End Address 1      This 10-bit number identifies the ending address for the RAM state machine.

21:16 Open

15:6 RAM Start Address 1 This 10-bit number identifies the starting address for the RAM state machine.

5:3  Open

2:0  RAM Playback Mode 1 This 3-bit number identifies the playback mode for the RAM state machine (see Table 5).

Amplitude Scale Factor (ASF) Register
Address 0x09, four bytes are assigned to this register. This register is only active if CFR1<9> = 1.

Table 25. Bit Descriptions for ASF Register

Bit(s) Mnemonic              Description

31:16 Amplitude Ramp Rate Ineffective unless CFR1<8> = 1. This 16-bit number controls the rate at which the OSK controller
                                             updates amplitude changes to the DDS.

15:2 Amplitude Scale Factor If CFR1<8> = 0 and CFR1<23> = 0, then this 14-bit number is the amplitude scale factor for the DDS.

                             If CFR1<8> = 0 and CFR1<23> = 1, then this 14-bit number is the amplitude scale factor for the DDS
                             when the OSK pin is Logic 1.

                             If CFR1<8> = 1, then this 14-bit number sets a ceiling on the maximum allowable amplitude scale factor
                             for the DDS.

1:0  Amplitude Step Size Ineffective unless CFR1<8> = 1. This 2-bit number controls the step size for amplitude changes to the

                             DDS (see Table 9).

Multichip Sync Register
Address 0x0A, four bytes are assigned to this register.

Table 26. Bit Descriptions for the Multichip Sync Register

Bit(s) Mnemonic              Description

31:28 Sync Validation Delay  Default is 0000b. This 4-bit number sets the timing skew (in ~75 ps increments) between SYSCLK and
                             the delayed sync-in signal for the synchronization validation block in the synchronization receiver.

27   Sync Receiver Enable    0: synchronization clock receiver disabled (default).

                             1: synchronization clock receiver enabled.

26 Sync Generator Enable 0: synchronization clock generator disabled (default).

                             1: synchronization clock generator enabled.

25 Sync Generator Polarity 0: synchronization clock generator coincident with the rising edge of the system clock (default).

                             1: synchronization clock generator coincident with the falling edge of the system clock.

24 Open

23:18 Sync State Preset Value Default is 000000b. This 6-bit number is the state that the internal clock generator assumes when it
                                             receives a sync pulse.

17:16 Open

15:11 Sync Generator Delay   Default is 00000b. This 5-bit number sets the output delay (in ~75 ps increments) of the synchronization
                             generator.

10:8 Open

7:3 Sync Receiver Delay      Default is 00000b. This 5-bit number sets the delay input delay (in ~75 ps increments) of the
                             synchronization receiver.

2:0 Open

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PROFILE REGISTERS                                                     QDUC profiles control: DDS frequency (32 bits), DDS phase
                                                                      offset (16 bits), output amplitude scaling (8 bits), CCI filter
There are eight consecutive serial I/O addresses (0x0E to 0x15)       interpolation factor, inverse CCI bypass, and spectral invert.
dedicated to device profiles. All eight profile registers are either  The QDUC profiles also selectively apply to the interpolating
single tone profiles or QDUC profiles depending on the device         DAC operating mode: only output scaling, CCI filter interpola-
operating mode specified by CFR1<25:24>. During operation,            tion factor, and inverse CCI bypass apply; all others (DDS
the active profile register is determined via the external            frequency, output amplitude scaling, and spectral invert) are
PROFILE<2:0> pins.                                                    ignored.

Single tone profiles control: DDS frequency (32 bits), DDS
phase offset (16 bits), and DDS amplitude scaling (14 bits).

Profile<7:0> Register--Single Tone
Address 0x0E to 0x15, eight bytes are assigned to this register.

Table 27. Bit Descriptions for Profile<7:0> Registers--Single Tone

Bit(s)  Mnemonic                                         Description

63:62   Open

61:48   Amplitude Scale Factor                           This 14-bit number controls the DDS output amplitude.

47:32   Phase Offset Word                                This 16-bit number controls the DDS phase offset.

31:0    Frequency Tuning Word                            This 32-bit number controls the DDS frequency.

Profile<7:0> Register--QDUC
Address 0x0E to 0x15, eight bytes are assigned to this register.

Table 28. Bit Descriptions for Profile<7:0> Registers--QDUC

Bit(s)  Mnemonic                                         Description

63:58   CC Interpolation Rate                            This 6-bit number is the rate interpolation factor for the CCI filter.

57      Spectral Invert                                  0: the modulator output takes the form: I(t) � cos(ct) � Q(t) � sin(ct).

                                                         1: the modulator output takes the form: I(t) � cos(ct) + Q(t) � sin(ct).

56      Inverse CCI Bypass                               0: the inverse CCI filter is enabled.

                                                         1: the inverse CCI filter is bypassed.

55:48   Output Scale Factor                              This 8-bit number controls the output amplitude.

47:32   Phase Offset Word                                This 16-bit number controls the DDS phase offset.

31:0    Frequency Tuning Word                            This 32-bit number controls the DDS frequency.

RAM Register
Address 0x16, four bytes are assigned to this register.

Table 29. Bit Descriptions for RAM Register

Bit(s)  Mnemonic                                         Description

31:0    RAM Word                                         The number of 32-bit words written to RAM is defined by the start and end address in
                                                         RAM Segment Register 0 or RAM Segment Register 1.

GPIO Configuration Register
Address 0x18, two bytes are assigned to this register.

Table 30. Bit Descriptions for GPIO Configuration Register

Bit(s)  Mnemonic                                         Description

15:0    GPIO Configuration                               See the General-Purpose I/O (GPIO) Port section for details.

GPIO Data Register
Address 0x19, two bytes are assigned to this register.

Table 31. Bit Descriptions for GPIO Data Register

Bits    Mnemonic                                        Description

15:0    GPIO Data                                       Read or write based on the contents of the GPIO Configuration register. See the
                                                        General-Purpose I/O (GPIO) Port section for details.

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Data Sheet                                                                                                                                                                 AD9957

OUTLINE DIMENSIONS

                                             0.75 1.20       16.00 BSC SQ
                                             0.60 MAX                             14.00 BSC SQ

                                             0.45       100                                     76      76                          100

                                                        1                                           75  75                          1

                                                                PIN 1

                                                                       TOP VIEW                                 EXPOSED                     5.00 SQ
                                                                       (PINS DOWN)                                  PAD

1.05                        0� MIN                                                                              BOTTOM VIEW
1.00                                   0.20                                                                        (PINS UP)
0.95
                                     0.09               25                                          51  51                              25
   0.15                                                     26                                  50          50                      26
   0.05                              7�
                                                        VIEW A
                                     3.5�

                            SEATING         0�                                                                  0.50 BSC      0.27
                            PLANE
                                     0.08 MAX                                                                   LEAD PITCH    0.22
                                     COPLANARITY
                                                                                                                              0.17

                  VIEW A                                                                                                            FOR PROPER CONNECTION OF     042209-A
            ROTATED 90� CCW                                                                                                         THE EXPOSED PAD, REFER TO
                                                                                                                                    THE PIN CONFIGURATION AND
                                                             COMPLIANT TO JEDEC STANDARDS MS-026-AED-HD                             FUNCTION DESCRIPTIONS
                                                                                                                                    SECTION OF THIS DATA SHEET.

                                                   Figure 65. 100-Lead Thin Quad Flat Package, Exposed Pad [TQFP_EP]
                                                                                      (SV-100-4)

                                                                        Dimensions shown in millimeters

ORDERING GUIDE              Temperature Range                          Package Description                                                           Package Option
                            -40�C to +85�C                             100-Lead Thin Quad Flat Package Exposed Pad [TQFP_EP]                         SV-100-4
Model1                      -40�C to +85�C                             100-Lead Thin Quad Flat Package Exposed Pad [TQFP_EP]                         SV-100-4
AD9957BSVZ                                                             Evaluation Board
AD9957BSVZ-REEL
AD9957/PCBZ

1 Z = RoHS Compliant Part.

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AD9957                          Data Sheet
NOTES

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Data Sheet                          AD9957
NOTES

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AD9957                                                                                                          Data Sheet
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