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AD9865BCPZ1

器件型号:AD9865BCPZ1
厂商名称:ADI [Analog Devices Inc]
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Broadband Modem Mixed-Signal Front End

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AD9865BCPZ1器件文档内容

Broadband Modem Mixed-Signal Front End
                                    AD9865

FEATURES                                                                                                     FUNCTIONAL BLOCK DIAGRAM

Low cost 3.3 V CMOS MxFETM for broadband modems                                                                                                  IOUT_P+
10-bit D/A converter                                                                                                                                  IOUT_P�

   2�/4� interpolation filter                                                              PWR DWN           AD9865        2-4X           TxDAC                IAMP        IOUT_G+
   200 MSPS DAC update rate                                                                      MODE                                                                      IOUT_N+
Integrated 23 dBm line driver with 19.5 dB gain control                                                                10                 0 TO �7.5dB          0 TO �12dB  IOUT_N�
10-bit, 80 MSPS A/D converter                                                            TXEN/SYNC                                                                         IOUT_G�
-12 dB to +48 dB low noise RxPGA (< 3.0 nV/rtHz)                                                TXCLK                               CLK
Third order, programmable low-pass filter                                                                                           SYN.                                   CLKOUT_1
Flexible digital data path interface                                                     ADIO[9:4]/                                                                        CLKOUT_2
   Half- and full-duplex operation                                                            Tx[5:0]                                               2M CLK                 OSCIN
   Backward-compatible with AD9975 and AD9875                                                                                                    MULTIPLIER                XTAL
Various power-down/reduction modes                                                       ADIO[3:0]/
Internal clock multiplier (PLL)                                                               Rx[5:0]        10                                    2-POLE      1-POLE      RX+
2 auxiliary programmable clock outputs                                                                                        ADC                    LPF         LPF       RX�
Available in 64-lead chip scale package or bare die                                       RXE/SYNC
                                                                                               RXCLK                        80MSPS
APPLICATIONS
                                                                                             AGC[5:0]     6
Powerline networking
VDSL and HPNA                                                                                        SPI                            0 TO 6dB � 6 TO 18dB �6 TO 24dB

                                                                                                          4  REGISTER                = 1dB  = 6dB               = 6dB

                                                                                                             CONTROL

                                                                                                                                                                           04493-0-001

                                                                                                                                    Figure 1.

GENERAL DESCRIPTION                                                                      or to an internal low distortion current amplifier. The current
                                                                                         amplifier (IAMP) can be configured as a current- or voltage-
The AD9865 is a mixed-signal front end (MxFE) IC for                                     mode line driver (with two external npn transistors) capable of
transceiver applications requiring Tx and Rx path functionality                          delivering in excess of 23 dBm peak signal power. Tx power can
with data rates up to 80 MSPS. Its flexible digital interface,                           be digitally controlled over a 19.5 dB range in 0.5 dB steps.
power saving modes, and high Tx-to-Rx isolation make it well
suited for half- and full-duplex applications. The digital inter-                        The receive path consists of a programmable amplifier
face is extremely flexible allowing simple interfaces to digital                         (RxPGA), a tunable low-pass filter (LPF), and a 10-bit ADC.
back ends that support half- or full-duplex data transfers, thus                         The low noise RxPGA has a programmable gain range of
often allowing the AD9865 to replace discrete ADC and DAC                                -12 dB to +48 dB in 1 dB steps. Its input referred noise is less
solutions. Power saving modes include the ability to reduce                              than 3 nV/rtHz for gain settings beyond 36 dB. The receive path
power consumption of individual functional blocks, or to power                           LPF cutoff frequency can be set over a 15 MHz to 35 MHz
down unused blocks in half-duplex applications. A serial port                            range or simply bypassed. The 10-bit ADC achieves excellent
interface (SPI�) allows software programming of the various                              dynamic performance over a 5 MSPS to 80 MSPS span. Both
functional blocks. An on-chip PLL clock multiplier and                                   the RxPGA and the ADC offer scalable power consumption
synthesizer provide all the required internal clocks, as well as                         allowing power/performance optimization.
two external clocks from a single crystal or clock source.
                                                                                         The AD9865 provides a highly integrated solution for many
The Tx signal path consists of a bypassable 2�/4� low-pass                               broadband modems. It is available in a space saving 64-pin chip
interpolation filter, a 10-bit TxDAC, and a line driver. The                             scale package and is specified over the commercial (-40�C to
transmit path signal bandwidth can be as high as 34 MHz at an                            +85�C) temperature range.
input data rate of 80 MSPS. The TxDAC provides differential
current outputs that can be steered directly to an external load

Rev. A                                                                                   One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and reliable.         Tel: 781.329.4700                                                     www.analog.com
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or otherwise under any patent or patent rights of Analog Devices. Trademarks and
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AD9865                                                                                                     TxDAC and IAMP Architecture .............................................. 28
                                                                                                           Tx Programmable Gain Control .............................................. 30
TABLE OF CONTENTS                                                                                          TxDAC Output Operation........................................................ 30
                                                                                                           IAMP Current-Mode Operation.............................................. 30
Specifications..................................................................................... 3      IAMP Voltage-Mode Operation .............................................. 31
  Tx Path Specifications.................................................................. 3               IAMP Current Consumption Considerations........................ 32
  Rx Path Specifications.................................................................. 4             Receive Path .................................................................................... 33
  Power Supply Specifications ....................................................... 5                    Rx Programmable Gain Amplifier........................................... 33
  Digital Specifications ................................................................... 6             Low-Pass Filter ........................................................................... 34
  Serial Port Timing Specifications............................................... 7                       Analog-to-Digital Converter (ADC)....................................... 35
  Half-Duplex Data Interface (ADIO Port) Timing                                                            AGC Timing Considerations.................................................... 36
  Specifications ................................................................................ 7      Clock Synthesizer ........................................................................... 37
  Full-Duplex Data Interface (Tx and Rx Port) Timing                                                     Power Control and Dissipation .................................................... 39
  Specifications ................................................................................ 8        Power-Down ............................................................................... 39
  Explanation of Test Levels........................................................... 8                  Half-Duplex Power Savings ...................................................... 39
                                                                                                           Power Reduction Options......................................................... 40
Absolute Maximum Ratings............................................................ 9                     Power Dissipation ...................................................................... 42
  Thermal Characteristics .............................................................. 9                 Mode Select upon Power-Up and Reset.................................. 42
  ESD Caution.................................................................................. 9          Analog and Digital Loop-Back Test Modes............................ 43
                                                                                                         PCB Design Considerations.......................................................... 44
Pin Configuration and Function Descriptions........................... 10                                  Component Placement.............................................................. 44
Typical Performance Characteristics ........................................... 12                         Power Planes and Decoupling .................................................. 44
                                                                                                           Ground Planes ............................................................................ 44
  Rx Path Typical Performance Characteristics ........................ 12                                  Signal Routing ............................................................................ 44
  TxDAC Path Typical Performance Characteristics ............... 16                                      Evaluation Board ............................................................................ 46
  IAMP Path Typical Performance Characteristics .................. 18                                    Outline Dimensions ....................................................................... 47
Serial Port ........................................................................................ 19    Ordering Guide .......................................................................... 47
  Register Map Description ......................................................... 21
  Serial Port Interface (SPI) ......................................................... 21               Change to TxDAC Output Operation section............................ 30
Digital Interface .............................................................................. 23      Insert equation................................................................................ 37
  Half-Duplex Mode ..................................................................... 23              Change to Figure 84 caption ......................................................... 42
  Full-Duplex Mode ...................................................................... 24             11/03--Revision 0: Initial Version
  RxPGA Control .......................................................................... 25
  TxPGA Control .......................................................................... 27
Transmit Path .................................................................................. 28
  Digital Interpolation Filters ...................................................... 28

REVISION HISTORY
11/04--Data Sheet Changed from Rev. 0 to Rev. A
Changes to Specifications Tables .................................................... 3
Changes to Serial Table .................................................................. 19
Changes to Full Duplex Mode section......................................... 24
Change to TxDAC and IAMP Architecture section .................. 29

Rev. A | Page 2 of 48
                                                                                                  AD9865

SPECIFICATIONS

Tx PATH SPECIFICATIONS

AVDD = 3.3 V � 5%, DVDD = CLKVDD = DRVDD = 3.3 V � 10%; fOSCIN = 50 MHz, fDAC = 200 MHz, RSET = 2.0 k, unless otherwise
noted.

Table 1.                                              Temp Test Level Min          Typ        Max Unit
Parameter
TxDAC DC CHARACTERISTICS                              Full                         10             Bits

   Resolution                                         Full II                                 200 MSPS
   Update Rate
   Full-Scale Output Current (IOUTP_FS)               Full IV                2                25  mA
   Gain Error1
   Offset Error                                       25�C I                       �2             % FS
   Voltage Compliance Range
TxDAC GAIN CONTROL CHARACTERISTICS                    25�C V                       2              �A
   Minimum Gain
   Maximum Gain                                       Full                   -1               +1.5 V
   Gain Step Size
   Gain Step Accuracy                                 25�C V                       -7.5           dB
   Gain Range Error                                   25�C V
TxDAC AC CHARACTERISTICS2                             25�C V                       0              dB
   Fundamental                                        25�C IV
   Signal-to-Noise and Distortion (SINAD)             25�C V                       0.5            dB
   Signal-to-Noise Ratio (SNR)
   Total Harmonic Distortion (THD)                                                 Monotonic
   Spurious-Free Dynamic Range (SFDR)
IAMP DC CHARACTERISTICS                                                            �2             dB
   IOUTN Full-Scale Current = IOUTN+ + IOUTN-
   IOUTG Full-Scale Current = IOUTG+ + IOUTG-                                      0.5            dBm
   AC Voltage Compliance Range
IAMPN AC CHARACTERISTICS3                             Full IV                62.0  63.1           dBc
   Fundamental                                        Full IV
   IOUTN SFDR (Third Harmonic)                        Full IV                62.5  63.2           dBc
IAMP GAIN CONTROL CHARACTERISTICS                     Full IV
   Minimum Gain                                                                    -77.7 -67.0 dBc
   Maximum Gain                                       Full IV
   Gain Step Size                                     Full IV                67.1  79.3           dBc
   Gain Step Accuracy                                 Full IV
   IOUTN Gain Range Error                                                    2                105 mA
REFERENCE                                             25�C
   Internal Reference Voltage4                        Full IV                2                150 mA
   Reference Error
   Reference Drift                                    25�C V                 1                7   V
Tx DIGITAL FILTER CHARACTERISTICS (2� Interpolation)  25�C V
   Latency (Relative to 1/fDAC)                       25�C V                       13             dBm
   -0.2 dB Bandwidth                                  25�C IV
                                                      25�C V                 43.3  45.2           dBc
   -3 dB Bandwidth
   Stop-Band Rejection (0.289 fDAC to 0.711 fDAC)     25�C I                       -19.5          dB
                                                      Full V
                                                      Full V                       0              dB

                                                      Full V                       0.5            dB
                                                      Full V
                                                      Full V                       Monotonic      dB
                                                      Full V
                                                                                   0.5            dB

                                                                                   1.23           V

                                                                                   0.7        3.4 %

                                                                                   30             ppm/oC

                                                                                     43           Cycles
                                                                                   0.2187         fOUT/fDAC

                                                                                   0.2405         fOUT /fDAC
                                                                                     50           dB

                                                      Rev. A | Page 3 of 48
AD9865

Parameter                                                              Temp Test Level Min    Typ        Max Unit
Tx DIGITAL FILTER CHARACTERISTICS (4� Interpolation)
                                                                       Full V                 96                                                            Cycles
   Latency (Relative to 1/ FDAC)                                       Full V                 0.1095                                                        fOUT/fDAC
   -0.2 dB Bandwidth                                                   Full V                 0.1202                                                        fOUT /fDAC
   -3 dB Bandwidth                                                     Full V                 50                                                            dB
   Stop Band Rejection (0.289 fOSCIN to 0.711 fOSCIN)
PLL CLK MULTIPLIER                                                     Full IV        5                   80                                                MHz
   OSCIN Frequency Range                                                                                  200                                               MHz
   Internal VCO Frequency Range                                        Full IV        20                  60                                                %
   Duty Cycle                                                                                 100//3                                                        /pF
   OSCIN Impedance                                                     Full II        40      12                                                            ps rms
   CLKOUT1 Jitter5
   CLKOUT2 Jitter6                                                     25�C V                 6                                                             ps rms
   CLKOUT1 and CLKOUT2 Duty Cycle7                                     25�C III                           55                                                %

                                                                       25�C III

                                                                       Full III       45

1 Gain error and gain temperature coefficients are based on the ADC only (with a fixed 1.23 V external reference and a 1 V p-p differential analog input).
2 TxDAC IOUTFS = 20 mA, differential output with 1:1 transformer with source and load termination of 50 , FOUT = 5 MHz, 4x interpolation.
3 IOUN full-scale current = 80 mA, fOSCIN = 80 MHz, fDAC =160 MHz, 2x interpolation.
4 Use external amplifier to drive additional load.
5 Internal VCO operates at 200 MHz , set to divide-by-1.
6 Because CLKOUT2 is a divided down version of OSCIN, its jitter is typically equal to OSCIN.
7 CLKOUT2 is an inverted replica of OSCIN, if set to divide-by-1.

Rx PATH SPECIFICATIONS

AVDD = 3.3 V � 5%, DVDD = CLKVDD = DRVDD = 3.3 V � 10%; half- or full-duplex operation with CONFIG = 0 default power bias
settings, unless otherwise noted.

Table 2.                                                               Temp      Test Level Min Typ Max Unit
Parameter
Rx INPUT CHARACTERISTICS                                               Full      III          6.33                                                          V p-p
                                                                       Full
   Input Voltage Span (RxPGA Gain = -10 dB)                            25�C      III          8                                                             mV p-p
   Input Voltage Span (RxPGA Gain = +48 dB)                            25�C
   Input Common-Mode Voltage                                                     III          1.3                                                           V
   Differential Input Impedance                                        25�C
                                                                       25�C      III          400                                                           
   Input Bandwidth (with RxLPF Disabled, RxPGA = 0 dB)                 25�C
   Input Voltage Noise Density (RxPGA Gain = 36 dB, f-3 dBF = 26 MHz)                         4.0                                                           pF
   Input Voltage Noise Density (RxPGA Gain = 48 dB, f-3 dBF = 26 MHz)  25�C
RxPGA CHARACTERISTICS                                                  25�C      III          53                                                            MHz
   Minimum Gain                                                        25�C
   Maximum Gain                                                        25�C      III          3.0                                                           nV/rtHz
   Gain Step Size                                                      25�C
   Gain Step Accuracy                                                            III          2.4                                                           nV/rtHz
   Gain Range Error                                                    Full
RxLPF CHARACTERISTICS                                                  25�C      III          -12                                                           dB
   Cutoff Frequency (f-3 dBF ) Range                                   25�C
   Attenuation at 55.2 MHz with f-3 dBF = 21 MHz                       25�C      III          48                                                            dB
   Pass-Band Ripple                                                    25�C
   Settling Time to 5 dB RxPGA Gain Step @ fADC = 50 MSPS                        III          1                                                             dB
   Settling Time to 60 dB RxPGA Gain Step @ fADC = 50 MSPS             NA
ADC DC CHARACTERISTICS                                                 Full      III          Monotonic                                                     dB
   Resolution
   Conversion Rate                                                               III          0.5                                                           dB

                                                                                 III      15             35                                                 MHz

                                                                                 III          20                                                            dB

                                                                                 III          �1                                                            dB

                                                                                 III          20                                                            ns

                                                                                 III          100                                                           ns

                                                                                 NA           10                                                            Bits

                                                                                 II       5              80                                                 MSPS

                                                       Rev. A | Page 4 of 48
                                                                                                                       AD9865

Parameter                                           Temp                                      Test Level Min Typ Max Unit
Rx PATH LATENCY1
                                                    Full                                      V         10.5           Cycles
   Full-Duplex Interface                            Full
   Half-Duplex Interface                                                                      V         10.0           Cycles
Rx PATH COMPOSITE AC PERFORMANCE @ fADC = 50 MSPS2
   RxPGA Gain = 48 dB (Full-Scale = 8.0 mV p-p)     25�C                                      III       43.7           dBc

      Signal-to-Noise and Distortion (SNR)          25�C                                      III       -71            dBc
      Total Harmonic Distortion (THD)
   RxPGA Gain = 24 dB (Full-Scale =126 mV p-p)      25�C                                      III       59             dBc
      Signal-to-Noise (SNR)
      Total Harmonic Distortion (THD)               25�C                                      III       -67.2          dBc
   RxPGA Gain = 0 dB (Full-Scale = 2.0 V p-p)
      Signal-to-Noise and Distortion (SINAD)        Full                                      IV   58   59             dBc
      Total Harmonic Distortion (THD)
Rx PATH COMPOSITE AC PERFORMANCE @ fADC = 80 MSPS3  Full                                      IV        -66 -62.9 dBc
   RxPGA Gain = 48 dB (Full-Scale = 8.0 mV p-p)
      Signal-to-Noise (SNR)                         25�C                                      III       41.8           dBc
      Total Harmonic Distortion (THD)
   RxPGA Gain = 24 dB (Full-Scale = 126 mV p-p)     25�C                                      III       -67            dBc
      Signal-to-Noise (SNR)
      Total Harmonic Distortion (THD)               25�C                                      III       58.6           dBc
   RxPGA Gain = 0 dB (Full-Scale = 2.0 V p-p)
      Signal-to-Noise (SNR)                         25�C                                      III       -62.9          dBc
      Total Harmonic Distortion (THD)
Rx-to-Tx PATH FULL-DUPLEX ISOLATION                 25�C                                      II   58.9 59.6           dBc
(1 V p-p, 10 MHz Sine Wave Tx Output)
   RxPGA Gain = 40 dB                               25�C                                      II        -69.7 -59.8 dBc
      IOUTP� Pins to RX� Pins
      IOUTG� Pins to RX� Pins                       25�C                                      III       83             dBc
   RxPGA Gain = 0 dB
      IOUTP� Pins to RX� Pins                       25�C                                      III       37             dBc
      IOUTG� Pins to RX� Pins
                                                    25�C                                      III       123            dBc

                                                    25�C                                      III       77             dBc

1 Includes RxPGA, ADC pipeline, and ADIO bus delay relative to fADC.
2 fIN = 5 MHz, AIN = -1.0 dBFS , LPF cutoff frequency set to 15.5 MHz with Reg. 0x08 = 0x80.
3 fIN = 5 MHz, AIN = -1.0 dBFS , LPF cutoff frequency set to 26 MHz with Reg. 0x08 = 0x80.

POWER SUPPLY SPECIFICATIONS

AVDD = 3.3 V, DVDD = CLKVDD = DRVDD = 3.3 V; RSET = 2 k, full-duplex operation with fDATA = 80 MSPS,1 unless otherwise noted.

Table 3.

Parameter                                           Temp                                      Test Level Min Typ  Max Unit
SUPPLY VOLTAGES
                                                    Full                                      V    3.135 3.3      3.465 V
   AVDD                                             Full
   CLKVDD                                           Full                                      V    3.0  3.3       3.6  V
   DVDD                                             Full
   DRVDD                                            Full                                      V    3.0  3.3       3.6  V
   IS_TOTAL (Total Supply Current)
POWER CONSUMPTION                                   Full                                      V    3.0  3.3       3.6  V
   IAVDD + ICLKVDD (Analog Supply Current)
   IDVDD + IDRVDD (Digital Supply Current)                                                    II        406       475 mA

                                                                                              IV        311       342 mA
                                                                                                                  133 mA
                                                                                              IV        95

                                                    Rev. A | Page 5 of 48
AD9865

Parameter                                                          Temp  Test Level Min      Typ Max Unit
POWER CONSUMPTION (Half-Duplex Operation with fDATA = 50 MSPS)2
                                                                   25�C  IV                  112 130 mA
   Tx Mode                                                         25�C  IV
      IAVDD + ICLKVDD                                                                        46   49.5 mA
      IDVDD + IDRVDD                                               25�C
                                                                   25�C  IV                  225 253 mA
   Rx Mode                                                               IV
      IAVDD + ICLKVDD                                              25�C                      36.5 39          mA
      IDVDD + IDRVDD                                               25�C
                                                                   25�C  III                 87               mA
POWER CONSUMPTION OF FUNCTIONAL BLOCKS1 (IAVDD + ICLKVDD)          25�C
   RxPGA and LPF                                                   25�C  III                 108              mA
   ADC                                                             25�C
   TxDAC                                                           Full  III                 38               mA
   IAMP (Programmable)
   Reference                                                       Full  III      10              120 mA
   CLK PLL and Synthesizer
                                                                   25�C  III                 170              mA
MAXIMUM ALLOWABLE POWER DISSIPATION                                25�C
STANDBY POWER CONSUMPTION                                          25�C  III                 107              mA
                                                                   25�C
   IS_TOTAL (Total Supply Current)                                 25�C  IV                       1.66 W
POWER DOWN DELAY (USING PWR_DWN PIN)
                                                                   25�C                      13               mA
   RxPGA and LPF                                                   25�C
   ADC                                                             25�C  III                 440              ns
   TxDAC                                                           25�C  III
   IAMP                                                            25�C  III                 12               ns
   CLK PLL and synthesizer                                               III
POWER UP DELAY (USING PWR_DWN PIN)                                       III                 20               ns
   RxPGA and LPF
   ADC                                                                   III                 20               ns
   TxDAC                                                                 III
   IAMP                                                                  III                 27               ns
   CLK PLL and Synthesizer                                               III
                                                                         III                 7.8              �s

                                                                                             88               ns

                                                                                             13               �s

                                                                                             20               ns

                                                                                             20               �s

1 Default power-up settings for MODE = HIGH and CONFIG = LOW, IOUTP_FS = 20 mA, does not include IAMP's current consumption, which is application dependent.
2 Default power-up settings for MODE = LOW and CONFIG = LOW.

DIGITAL SPECIFICATIONS

AVDD = 3.3 V � 5%, DVDD = CLKVDD = DRVDD = 3.3 V � 10%; RSET = 2 k, unless otherwise noted.

Table 4.

Parameter                                                    Temp Test Level Min             Typ Max          Unit

CMOS LOGIC INPUTS                                            Full VI          DRVDD � 0.7                0.4  V
   High Level Input Voltage                                  Full VI                                     12   V
   Low Level Input Voltage                                                                   3                �A
   Input Leakage Current                                     Full VI                                          pF
   Input Capacitance                                                                                     0.4
                                                                                             1.5/2.3          V
CMOS LOGIC OUTPUTS (CLOAD = 5 pF)                                                            1.9/2.7          V
                                                                                             0.7/0.7          ns
High Level Output Voltage (IOH = 1 mA)                       Full VI          DRVDD � 0.7    1.0/1.0          ns
                                                                              1                               ns
Low Level Output Voltage (IOH = 1 mA)                        Full VI                                          ns

Output Rise/Fall Time (High Strength Mode and CLOAD = 15 pF) Full  VI                                         Clock
                                                                                                              cycles
Output Rise/Fall Time (Low Strength Mode and CLOAD = 15 pF)  Full  VI

Output Rise/Fall Time (High Strength Mode and CLOAD = 5 pF)  Full  VI

Output Rise/Fall Time (Low Strength Mode and CLOAD = 5 pF)   Full VI

RESET

Minimum Low Pulse Width (Relative to fADC)

                                            Rev. A | Page 6 of 48
                                                                                                     AD9865

SERIAL PORT TIMING SPECIFICATIONS

AVDD = 3.3 V � 5%, DVDD = CLKVDD = DRVDD = 3.3 V � 10%, unless otherwise noted.

Table 5.                                        Temp                   Test Level  Min Typ       Max Unit
Parameter
WRITE OPERATION (See Figure 46)                 Full                   IV          14            32  MHz
                                                Full                   IV          14
   SCLK Clock Rate (fSCLK)                      Full                   IV          14                ns
   SCLK Clock High (tHI)                        Full                   IV          0
   SCLK Clock Low (tLOW)                        Full                   IV          14                ns
   SDIO to SCLK Setup Time (tDS)                Full                   IV          0
   SCLK to SDIO Hold Time (tDH)                 Full                   IV                            ns
   SEN to SCLK Setup Time (tS)                                                     14
   SCLK to SEN Hold Time (tH)                   Full                   IV          14                ns
                                                Full                   IV          14
READ OPERATION (See Figure 47 and Figure 48)    Full                   IV          0                 ns
   SCLK Clock Rate (fSCLK)                      Full                   IV
   SCLK Clock High (tHI)                        Full                   IV                     2      ns
   SCLK Clock Low (tLOW)                        Full                   IV
   SDIO to SCLK Setup Time (tDS)                Full                   IV                        32  MHz
   SCLK to SDIO Hold Time (tDH)
   SCLK to SDIO (or SDO) Data Valid Time (tDV)                                                       ns
   SEN to SDIO Output Valid to Hi-Z (tEZ)
                                                                                                     ns

                                                                                                     ns

                                                                                                     ns

                                                                                                 14  ns

                                                                                                     ns

HALF-DUPLEX DATA INTERFACE (ADIO PORT) TIMING SPECIFICATIONS

AVDD = 3.3 V � 5%, DVDD = CLKVDD = DRVDD = 3.3 V � 10%, unless otherwise noted.

Table 6.                                        Temp                   Test Level  Min Typ Max Unit
Parameter
READ OPERATION1 (See Figure 50)                 Full                   II          5             80  MSPS
                                                Full                   II
   Output Data Rate                             Full                   II                        3   ns
   Three-State Output Enable Time (tPZL)        Full                   II
   Three-State Output Disable Time (tPLZ)       Full                   II                        3   ns
   Rx Data Valid Time (tVT)
   Rx Data Output Delay (tOD)                   Full                   II          1.5               ns
WRITE OPERATION (See Figure 49)                 Full                   II
   Input Data Rate (1� Interpolation)           Full                   II                        4   ns
   Input Data Rate (2� Interpolation)           Full                   II
   Input Data Rate (4� Interpolation)           Full                   II          20            80  MSPS
   Tx Data Setup Time (tDS)                     Full                   II
   Tx Data Hold Time (tDH)                      Full                   II          10            80  MSPS
   Latch Enable Time (tEN)
   Latch Disable Time (tDIS)                                                       5             50  MSPS

                                                                                   1                 ns

                                                                                   2.5               ns

                                                                                                 3   ns

                                                                                                 3   ns

1 CLOAD = 5 pF for digital data outputs.

                                                Rev. A | Page 7 of 48
AD9865

FULL-DUPLEX DATA INTERFACE (Tx AND Rx PORT) TIMING SPECIFICATIONS

AVDD = 3.3 V � 5%, DVDD = CLKVDD = DRVDD = 3.3 V � 10%, unless otherwise noted.

Table 7.                                 Temp  Test Level                        Min  Typ  Max                     Unit
Parameter
Tx PATH INTERFACE (See Figure 53)        Full  II                                20        160                     MSPS
                                         Full  II
   Input Nibble Rate (2� Interpolation)  Full  II                                10        100                     MSPS
   Input Nibble Rate (4� Interpolation)  Full  II
   Tx Data Setup Time (tDS)                                                      2.5                               ns
   Tx Data Hold Time (tDH)               Full  II
Rx PATH INTERFACE1 (See Figure 54)       Full  II                                1.5                               ns
   Output Nibble Rate                    Full  II
   Rx Data Valid Time (tDV)                                                      10        160                     MSPS
   Rx Data Hold Time (tDH)
                                                                                 3                                 ns

                                                                                 0                                 ns

1 CLOAD =5 pF for digital data outputs.

EXPLANATION OF TEST LEVELS

I 100% production tested.
II 100% production tested at 25�C and guaranteed by design and characterization at specified temperatures.
III Sample tested only.
IV Parameter is guaranteed by design and characterization testing.
V Parameter is a typical value only.
VI 100% production tested at 25�C and guaranteed by design and characterization for industrial temperature range.

                                         Rev. A | Page 8 of 48
ABSOLUTE MAXIMUM RATINGS                                                                           AD9865

Table 8.                               Rating                   Stresses above those listed under the Absolute Maximum
Parameter                                                       Ratings may cause permanent damage to the device. This is a
ELECTRICAL                             3.9 V maximum            stress rating only; functional operation of the device at these or
                                       3.9 V maximum            any other conditions above those indicated in the operational
   AVDD, CLKVDD Voltage                -0.3 V to AVDD + 0.3 V   section of this specification is not implied. Exposure to absolute
   DVDD, DRVDD Voltage                 -1.5 V to AVDD + 0.3 V   maximum rating conditions for extended periods may affect
   RX+, RX-, REFT, REFB                -0.3 V to +7 V           device reliability.
   IOUTP+, IOUTP-
   IOUTN+, IOUTN-, IOUTG+,             -0.3 V to CLVDD + 0.3 V  THERMAL CHARACTERISTICS
                                       -0.3 V to AVDD + 0.3 V
      IOUTG-                           -0.3 V to DRVDD + 0.3 V  Thermal Resistance: 64-lead LFCSP (4-layer board).
   OSCIN, XTAL                         5 mA maximum             JA = 24�C/W (paddle soldered to ground plane, 0 LPM air).
   REFIO, REFADJ                                                JA = 30.8�C/W (paddle not soldered to ground plane,
   Digital Input and Output Voltage    -40�C to +85�C           0 LPM air).
   Digital Output Current
ENVIRONMENTAL                          125�C
   Operating Temperature Range         150�C
                                       -65�C to +150�C
      (Ambient)
   Maximum Junction Temperature
   Lead Temperature (Soldering, 10 s)
   Storage Temperature Range

      (Ambient)

ESD CAUTION

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate on
the human body and test equipment and can discharge without detection. Although this product features
proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high energy
electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality.

                                       Rev. A | Page 9 of 48
AD9865
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                    DRVDD
                                         DRVSS
                                               PWR_DWN
                                                     CLKOUT2
                                                           DVDD
                                                                DVSS
                                                                      CLKVDD
                                                                            OSCIN
                                                                                  XTAL
                                                                                        CLKVSS
                                                                                             CONFIG
                                                                                                   MODE
                                                                                                         IOUT_P+
                                                                                                               IOUT_P�
                                                                                                                    IOUT_N+
                                                                                                                          IOUT_G+

                                    64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

               ADIO9/Tx[5] 1        PIN 1                                                                                          48 AVSS
               ADIO8/Tx[4] 2        IDENTIFIER                                                                                     47 AVSS
               ADIO7/Tx[3] 3                                                                                                       46 IOUT_N�
               ADIO6/Tx[2] 4                             AD9865                                                                    45 IOUT_G�
               ADIO5/Tx[1] 5                                                                                                       44 AVSS
               ADIO4/Tx[0] 6                                    TOP VIEW                                                           43 AVDD
               ADIO3/Rx[5] 7                                  (Not to Scale)                                                       42 REFIO
               ADIO2/Rx[4] 8                                                                                                       41 REFADJ
               ADIO1/Rx[3] 9                                                                                                       40 AVDD
               ADIO0/Rx[2] 10                                                                                                      39 AVSS
                                                                                                                                   38 RX+
                    NC/Rx[1] 11                                                                                                    37 RX�
                    NC/Rx[0] 12                                                                                                    36 AVSS
           RXEN/RXSYNC 13                                                                                                          35 AVDD
           TXEN/TXSYNC 14                                                                                                          34 AVSS
         TXCLK/TXQUIET 15                                                                                                          33 REFT

                      RXCLK 16

                                    17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                    DRVDD
                                         DRVSS
                                               CLKOUT1

                                                     SDIO
                                                           SDO
                                                                 SCLK
                                                                      SEN
                                                                            GAIN/PGA[5]
                                                                                  PGA[4]
                                                                                        PGA[3]
                                                                                              PGA[2]
                                                                                                   PGA[1]
                                                                                                         PGA[0]
                                                                                                               RESET
                                                                                                                     AVSS
                                                                                                                           REFB

                                                                                                                                                                                                                 4493-0-002

                                    Figure 2. Pin Configuration

Table 9. Pin Function Descriptions

Pin No.  Mnemonic                   Mode1  Description
                                    HD     MSB of ADIO Buffer
1        ADIO9                      FD     MSB of Tx Nibble Input
                                    HD     Bits 8 to 5 of ADIO Buffer
         Tx[5]                      FD     Bits 4 to 1 of Tx Nibble Input
                                    HD     Bit 4 of ADIO Buffer
2 to 5   ADIO8 to 5                 FD     LSB of Tx Nibble Input
                                    HD     Bit 3 of ADIO Buffer
         Tx[4 to 1]                 FD     MSB of Rx Nibble Output
                                    HD     Bits 2 to 1 of ADIO Buffer
6        ADIO4                      FD     Bits 4 to 3 of Rx Nibble Output
                                    HD     LSB of ADIO Buffer
         Tx[0]                      FD     Bit 2 of Rx Nibble Output
                                    HD     No Connect
7        ADIO3                      FD     Bit 1 of Rx Nibble Output
                                    HD     No Connect
         Rx[5]                      FD     LSB of Rx Nibble Output
                                    HD     ADIO Buffer Control Input
8, 9     ADIO2, 1                   FD     Rx Data Synchronization Output
                                    HD     Tx Path Enable Input
         Rx[4, 3]                   FD     Tx Data Synchronization Input

10       ADIO0

         Rx[2]

11       NC

         Rx[1]

12       NC

         Rx[0]

13       RXEN

         RXSYNC

14       TXEN

         TXSYNC

                                    Rev. A | Page 10 of 48
                                                                                                        AD9865

Pin No.                     Mnemonic             Mode1     Description
15                          TXCLK                HD        ADIO Sample Clock Input
                            TXQUIET              FD        Fast TxDAC/IAMP Power-Down
16                          RXCLK                HD        ADIO Request Clock Input
                                                 FD        Rx and Tx Clock Output at 2 x fADC
17, 64                      DRVDD                          Digital Output Driver Supply Input
18, 63                      DRVSS                FD        Digital Output Driver Supply Return
19                          CLKOUT1              HD or FD  fADC/N Clock Output (L = 1, 2, 4, or 8)
20                          SDIO                 HD or FD  Serial Port Data Input/Output
21                          SDO                            Serial Port Data Output
22                          SCLK                           Serial Port Clock Input
23                          SEN                            Serial Port Enable Input
24                          GAIN                           Tx Data Port (Tx[5:0]) Mode Select
                            PGA[5]                         MSB of PGA Input Data Port
25 to 29                    PGA[4 to 0]                    Bits 4 to 0 of PGA Input Data Port
30                          RESET                          Reset Input (Active Low)
31, 34, 36, 39, 44, 47, 48  AVSS                           Analog Ground
32, 33                      REFB, REFT                     ADC Reference Decoupling Nodes
35, 40, 43                  AVDD                           Analog Power Supply Input
37, 38                      RX-, RX+                       Receive Path - and + Analog Inputs
41                          REFADJ                         TxDAC Full-Scale Current Adjust
42                          REFIO                          TxDAC Reference Input/Output
45                          IOUT_G-                        -Tx Amp Current Output_Sink
46                          IOUT_N-                        -Tx Mirror Current Output_Sink
49                          IOUT_G+                        +Tx Amp Current Output_Sink
50                          IOUT_N+                        +Tx Mirror Current Output_Sink
51                          IOUT_P-                        -TxDAC Current Output_Source
52                          IOUT_P+                        +TxDAC Current Output_Source
53                          MODE                           Digital Interface Mode Select Input
                                                           LOW = HD, HIGH = FD
54                          CONFIG                         Power-Up SPI Register Default Setting Input
55                          CLKVSS                         Clock Oscillator/Synthesizer Supply Return
56                          XTAL                           Crystal Oscillator Inverter Output
57                          OSCIN                          Crystal Oscillator Inverter Input
58                          CLKVDD                         Clock Oscillator/Synthesizer Supply
59                          DVSS                           Digital Supply Return
60                          DVDD                           Digital Supply Input
61                          CLKOUT2                        fOSCIN/L Clock Output, (L = 1, 2, or 4)
62                          PWR_DWN                        Power-Down Input

1 HD = half-duplex mode; FD = full-duplex mode.

                                                 Rev. A | Page 11 of 48
AD9865

TYPICAL PERFORMANCE CHARACTERISTICS

Rx PATH TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = CLKVDD = DVDD = DRVDD = 3.3 V, fOSCIN = fADC = 50 MSPS, low-pass filter's f-3 dB = 22 MHz, AIN = -1 dBFS,
RIN = 50 , half- or full-duplex interface, default power bias settings.

                                  10                                                                                                                                    62                                                        10.0
                                    0
                                                       FUND = �1dBFS                                                                                                                             1MHz
                                �10                    SINAD = 59.1dBFS
                                �20                    ENOB = 9.53 BITS                                                                                                                          5MHz
                                �30                    SNR = 60.2dBFS
INPUT REFERRED SPECTRUM (dBm)   �40                    THD = �65.2dBFS                                                                                                  59                       10MHz 9.5
                                �50                    SFDR = �64.9dBc (THIRD HARMONIC)
                                �60                    RBW = 12.21kHz                                                                                                                            15MHz
                                �70
                                �80                                                                                                                                     56                       20MHz                            9.0
                                �90
                               �100                                                                                  04493-0-040                                        53                                                        8.5                                          ENOB (Bits)

                                      0                                                                                                                   SINAD (dBFS)  50                                                        8.0

                                                                                                                                                                        47                                                        7.5

                                                                                                                                                                        44                                                        7.0                                          04493-0-043

                                                 6.25        12.50          18.75  25.00                                                                                41                                                                                   6.5
                                                                                                                                                                           �6 0     6 12 18 24 30 36 42 48

                                                       FREQUENCY (MHz)                                                                                                                           RxPGA GAIN (dB)

                               Figure 3. Spectral Plot with 4 k FFT of Input Sinusoid with                                                                                     Figure 6. SINAD/ENOB vs. RxPGA Gain and Frequency
                                              RxPGA = 0 dB and PIN = 9 dBm

                               �30                                                                                                                                        �55
                                                                                                      RBW = 12.2kHz
                                                                                                                                                                                                 1MHz
                               �40
                                                                                                                                                                                                 5MHz
INPUT REFERRED SPECTRUM (dBm)
                                                                                                                                                                          �60                    10MHz

                               �50                                                                                                                                                               15MHz

                               �60                                                                                                                                                               20MHz

                                                                                                                                                                          �65

                               �70                                                                                   04493-0-041

                               �80                                                                                                                            THD (dBFC)  �70

                               �90

                             �100                                                                                                                                         �75

                             �110                                                                                                                                         �80

                             �120                                                                                                                                                                                                                                 04493-0-044

                             �130             5        10           15      20                                       25                                                   �85       6 12 18 24 30 36 42 48
                                    0                                                                                                                                         �6 0               RxPGA GAIN (dB)

                                                       FREQUENCY (MHz)

                               Figure 4. Spectral Plot with 4 k FFT of 84-Carrier DMT Signal                                                                                   Figure 7. THD vs. RxPGA Gain and Frequency
                                with PAR = 10.2 dB, PIN = -33.7 dBm, and RxPGA = 36 dB

                               66                                                  �50                                                                                  62                       SINAD @ +25�C                    �45

                                                                                                                                                                                                 SINAD @ +85�C

                               63                                                  �56                                                                                  59                       SINAD @ �40�C �50

                               60                                                    �62                                                                                56                                                        �55
                                                                                     �68
SINAD (dBFS)                                                                         �74                                                                                            THD @ +25�C
                                                                                     �80
                               57                                                    �86                                 THD (dBFS)   SINAD (dBFS)                                  THD @ +85�C                                                                                THD (dBc)
                                                                                     �92
                                                                                   0                                                                                    53          THD @ �40�C                                   �60

                               54                                                                                                                                       50                                                        �65

                               51                                                                                                                                       47                                                        �70

                               48             SINAD @ 3.14V         THD @ 3.14V                                          04493-0-042                                    44                                                        �75                                          04493-0-045
                               45             SINAD @ 3.3V          THD @ 3.3V
                                              SINAD @ 3.46V         THD @ 3.46V
                                 �21
                                         �18     �15   �12   �9         �6  �3                                                                                          41                                                                                  �80
                                                                                                                                                                           �6 0     6 12 18 24 30 36 42 48
                                                 INPUT AMPLITUDE (dBFS)
                                                         0dBFS = 2V p-p                                                                                                                          RxPGA GAIN (dB)

                               Figure 5. SINAD and THD vs. Input Amplitude and Supply                                                                                          Figure 8. SINAD/THD Performance vs. RxPGA Gain
                                    (fIN = 8 MHz, LPF f-3 dB = 26 MHz; Rx PGA = 0 dB)                                                                                                     and Temperature ( fIN = 5 MHz)

                                                                                                                                      Rev. A | Page 12 of 48
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Rx PATH TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = CLKVDD = DVDD = DRVDD = 3.3 V, fOSCIN = fADC = 80 MSPS, low-pass filter's f-3 dB = 30 MHz, AIN = -1 dBFS,
RIN = 50 , half- or full-duplex interface, default power bias settings.

                                             10                                                                                                                                 62                           5MHz                         10.0
                                                                                     FUND = �1dBFS

                                             0                   SINAD = 59.3dBFS                                                                                                                            10MHz

              INPUT REFERRED SPECTRUM (dBm)                      ENOB = 9.56 BITS                                                                                               59                           15MHz 9.5

                                             �10                 SNR = 59.8dBFS                                                                                                                              20MHz

                                             �20                 THD = �69.1dBFS                                                                                                                             30MHz

                                                                 SFDR = �70.3dBc (THIRD HARMONIC)                                                                               56                                                        9.0

                                                                                      RBW = 19.53kHz                             04493-0-046                                                                                                                                              ENOB (Bits)
                                             �30
                                                                                                                                                                  SINAD (dBFS)
                                             �40                                                                                                                                53                                                        8.5

                                             �50                                                                                                                                50                                                        8.0

                                             �60

                                             �70                                                                                                                                47                                                        7.5

                                             �80                                                                                                                                44                                                        7.0

                                             �90                                                                                                                                                                                                                                          04493-0-049

              �100                                          10             20                           30                       40                                             41                                                                                      6.5
                     0                                                                                                                                                             �6 0         6 12 18 24 30 36 42 48

                                                                 FREQUENCY (MHz)                                                                                                                             RxPGA GAIN (dB)

                                                       Figure 9. Spectral Plot with 4k FFT of Input Sinusoid                                                                          Figure 12. SINAD/ENOB vs. RxPGA Gain and Frequency
                                                                with RxPGA = 0 dB and PIN = 9 dBm

                                             �30                                                                                                                                      �55
                                                                                                                 RBW = 19.53kHz

                                             �40

              INPUT REFERRED SPECTRUM (dBm)  �50                                                                                                                                      �60

                                             �60                                                                                                                                      �65

                                             �70                                                                                     04493-0-047

                                             �80                                                                                                                           THD (dBc)  �70

                                             �90

                                             �100                                                                                                                                     �75                                                                5MHz
                                                                                                                                                                                      �80                                                                10MHz
                                             �110                                                                                                                                     �85                                                                15MHz
                                                                                                                                                                                                                                                         20MHz
                                             �120                                                                                                                                         �6 0                                                           30MHz               04493-0-050

                                             �130           10             20                           30                       40                                                             6 12 18 24 30 36 42 48
                                                    0                                                                                                                                                        RxPGA GAIN (dB)

                                                                 FREQUENCY (MHz)

Figure 10. Spectral Plot with 4k FFT of 111-Carrier DMT Signal with                                                                                                                       Figure 13. THD vs. RxPGA Gain and Frequency
PAR = 11 dB, PIN = -33.7 dBm, LPF f-3 dB = 32 MHz, and RxPGA = 36 dB

              66                                                                                                                 �50                                            62                                                   �40
                                                                                                                                                                                                             SINAD @ +25�C
                                                            SINAD @ 3.14V      THD @ 3.14V                                                                                                                   SINAD @ +85�C
                                                                                                                                                                                                             SINAD @ �40�C �45
                                                            SINAD @ 3.3V       THD @ 3.3V

              63                                            SINAD @ 3.46V      THD @ 3.46V                                       �56                                            59

              60                                                                                                                 �62                                            56                                                        �50

SINAD (dBFS)                                                                                                                                       SINAD (dBFS)                                 THD @ +25�C

              57                                                                                                                 �68  THD (dBFS)                                53              THD @ +85�C                               �55                                             THD (dBc)

                                                                                                                                                                                                THD @ �40�C

              54                                                                                                                 �74                                            50                                                        �60

              51                                                                                                                 �80                                            47                                                        �65

              48                                                                                                                 �86  04493-0-048                               44                                                        �70                                             04493-0-051

              45                                                                                                  �92                                                           41                                                                                      �75
                                             �21       �18  �15  �12       �9                       �6      �3  0                                                                  �6 0         6 12 18 24 30 36 42 48

                                                            INPUT AMPLITUDE (dBFS)                                                                                                                           RxPGA GAIN (dB)
                                                                    0dBFS = 2V p-p

                                             Figure 11. SINAD and THD vs. Input Amplitude and Supply                                               Figure 14. SINAD/THD Performance vs. RxPGA Gain and Temperature
                                                   (fIN = 8 MHz, LPF f-3 dB = 26 MHz; RxPGA = 0 dB)                                                                                 ( fIN = 10 MHz)

                                                                                                                                      Rev. A | Page 13 of 48
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                           61.0                                               SNR @ 3.13V                      �52                                                     60.0                                                                                         �20

                           60.5                                               SNR @ 3.3V �54                                                                           59.5

                                                                              SNR @ 3.47V

                           60.0                                                                                �56                                                     59.0                                    SNR @ 3.13V                                          �30

                           59.5                                                                                �58                                                     58.5                                    SNR @ 3.3V

                                                                 THD @ 3.13V                                                                                                                                   SNR @ 3.46V

SNR (dBFS)                 59.0                                  THD @ 3.3V                                    �60                            THD (dBc)    SNR (dBFS)  58.0                                                                                         �40              THD (dBc)

                                                                 THD @ 3.47V

                           58.5                                                                                �62                                                     57.5
                                                                                                                                                                                                                                                 THD @ 3.13V

                           58.0                                                                                �64                                                     57.0                                                                 THD @ 3.3V              �50

                           57.5                                                                                �66                                                                                                                               THD @ 3.46V
                                                                                                                                                                       56.5

                           57.0                                                                                �68                                                     56.0                                                                                         �60

                           56.5                                                                                �70                            04493-0-052              55.5                                                                                                          04493-0-055

                           56.0                                                                                                          �72                           55.0                                    30      40       50      60         70                 �70
                                �6 0                             6 12 18 24 30 36 42 48                                                                                     20                                                                                     80

                                                                        INPUT FREQUENCY (MHz)                                                                                                                      INPUT FREQUENCY (MHz)

                                                        Figure 15. SNR and THD vs. Input Frequency and Supply                                                                                                  Figure 18. SNR and THD vs. Sample Rate and Supply
                                                                    ( LPF f-3 dB = 26 MHz; RxPGA = 0 dB)                                                                                                             (LPF Disabled; RxPGA = 0 dB; fIN = 8 MHz)

109.4                                                                                                          20                                                                                     45

                           98.5                                                                                18

                                                                                                                                            NOISE SPECTRAL DENSITY (nV/ Hz)                           44

INTEGRATED NOISE (�V rms)  87.5                                                                                16                                04493-0-053

                           76.6                                                                                14                                                                SNR (dBc)            43

                                                                              AD9865: +25�C

                           65.6                                               AD9865: +85�C 12                                                                                                        42

                                                                              AD9865: �40�C

                           54.7                                                                                10

                           43.8                                                                                8                                                                                      41

                           32.8                                                                                6                                                                                      40

                           21.9                                                                                4

                                                                                                                                                                                                      39                                                                04493-0-056

                           10.9                                                                                2

                                                        0                                                                                0                                                            38    0  10  20       30      40  50     60      70           80
                                                         �6 0    6 12 18 24 30 36 42 48

                                                                              RxPGA GAIN (dB)                                                                                                                          CUTOFF FREQUENCY (MHz)

Figure 16. Input Referred Integrated Noise and Noise Spectral Density vs.                                                                                                                                           Figure 19. SNR vs. Filter Cutoff Frequency
                       RxPGA Gain (LPF f-3 dB = 26 MHz)                                                                                                                                                        (50 MSPS; fIN = 5 MHz; AIN = -1 dB; RxPGA = 48 dB)

                                                        5                                                                                                                                             0.5

                                                        4                                                                                                                                             0.4

                           DC OFFSET (% of full-scale)  3                                                                                                                                             0.3

                                                        2                                                                                   04493-0-054                                               0.2

                                                        1                                                                                                                       GAIN STEP ERROR (dB)  0.1

                                                        0                                                                                                                                             0

                                                        �1                                                                                                                                            �0.1

                                                        �2                                                                                                                                            �0.2
                                                        �3
                                                        �4                                       DEVICE 1                                                                                             �0.3                        AD9865: GAIN STEP ERROR @ +25�C       04493-0-057
                                                        �5                                       DEVICE 2                                                                                             �0.4                        AD9865: GAIN STEP ERROR @ +85�C
                                                                                                 DEVICE 3                                                                                             �0.5                        AD9865: GAIN STEP ERROR @ �40�C
                                                           �6 0                                  DEVICE 4
                                                                                                                                                                                                           �6 0    6 12 18 24 30 36 42 48
                                                                 6 12 18 24 30 36 42 48
                                                                                   GAIN (dB)                                                                                                                                    RxPGA GAIN (dB)

                                                                 Figure 17. Rx DC Offset vs. RxPGA Gain                                                                                                   Figure 20. RxPGA Gain Step Error vs. Gain (fIN = 10 MHz)

                                                                                                                                              Rev. A | Page 14 of 48
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Rx PATH TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = CLKVDD = DVDD = DRVDD = 3.3 V, fOSCIN = fADC = 50 MSPS, low-pass filter disabled, RxPGA = 0 dB, AIN = -1 dBFS,
RIN = 50 , half- or full-duplex interface, default power bias settings.

                         512                                                                                                                              352

                                                                                                                                                                     320
                         448

                                                                                                                                                                     288
                         384

                                                                                                                                                                     256

CODE                     320                                                                        04493-0-058                                           224

                         256                                                                                                             CODE             192

                                                                                                                                                                     160                                                      04493-0-061
                         192

                                                                                                                                                                     128

                         128
                                                                                                                                                                       96

          64                                                                                                                                              64
              0 80 160 240 320 400 480 560 640 720                                                                                                           0 80 160 240 320 400 480 560 640 720
                                                     TIME (ns)                                                                                                                                       TIME (ns)

Figure 21. RxPGA Settling Time -12 dB to +48 dB Transition for DC Input                               Figure 24. RxPGA Settling Time for 0 dB to +5 dB Transition for DC Input
                         (fADC = 50 MSPS, LPF Disabled)                                                                       (fADC = 50 MSPS, LPF Disabled)

            0                                                                                                                                             0
                                                                                                3.3V
                                                                                                3.0V                                                                                                               �6dB GAIN
                                                                                                3.6V
                                                                                                                                                          �2                                                       0dB GAIN
          �3
                                                                                                                                                                                                                   +6dB GAIN

AMPLITUDE RESPONSE (dB)                                                                                                                                   �4

                         �6                                                                         04493-0-059                                           �6

                                                                                                                                        FUNDAMENTAL (dB)  �8

                         �9                                                                                                                               �10
                                                                                                                                                                                                       +18dB GAIN

                                                                                                                                                          �12              +30dB GAIN

                         �12                                                                                                                                               +42dB GAIN

                                                                                                                                                          �14

                         �15                                                                                                                              �16

                                                                                                                                                          �18                                                                 04493-0-062

                         �18     5 10 15 20 25 30 35 40 45 50                                                                                             �20              5 10 15 20 25 30 35 40 45 50
                              0                    INPUT FREQUENCY (MHz)                                                                                       0                             INPUT FREQUENCY (MHz)

                         Figure 22. Rx Low-Pass Filter Amplitude Response vs. Supply                                                                 Figure 25. Rx Low-Pass Filter Amplitude Response vs. RxPGA Gain
                                 (fADC = 50 MSPS, f-3 dB = 33 MHz, RxPGA = 0 dB)                                                                                               (LPF's f-3 dB = 33 MHz)

                         140                                                                                                                         420                                                                                                       10
                                                                                                                                                     410
ATTEN @RxPGA = 0dB (dB)  130                                                                                                                         400                                                                                                       9
                                                               TxDAC ISOLATION @ 0dB                                                                 390
                                                                                                                                                     380                                                                                                       8
                         120                                                                                                                         370
                                                                                                                                                     360                                                                                                       7
                         110                                                                        04493-0-060                                      350                                         RIN                                                               CAPACITANCE (pF)
                                                                                                                                                     340
                         100                                                                                                          RESISTANCE ()  330                                                                                                       6
                                                                                                                                                     320
                         90                                                                                                                                                                                                                                    5
                                                                                                                                                          5
                         80                                                                                                                                                                                                                                    4   04493-0-090
                                                                          IAMP ISOLATION @ 0dB                                                                                                   CIN

                         70                                                                                                                                                                                                                                    3

                         60   0  5  10  15  20           25                           30        35                                                                                                                                                             2

                                        FREQUENCY (MHz)                                                                                                                                                                                                        1

                         Figure 23. Rx to Tx Full-Duplex Isolation @ 0 RxPGA Setting                                                                                                                                                                           0
                         (Note: ATTEN @ RxPGA = x dB = ATTEN @ RxPGA = 0 dB - RxPGA Gain)                                                                                  15 25 35 45 55 65 75 85 95 105

                                                                                                                                                                                                  FREQUENCY (MHz)

                                                                                                                                                                            Figure 26. Rx Input Impedance vs. Frequency

                                                                                                    Rev. A | Page 15 of 48
AD9865

TxDAC PATH TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = CLKVDD = DVDD = DRVDD = 3.3 V, fOSCIN = 50 MSPS and 80 MSPS, RSET = 1.96 k, 2:1 transformer coupled output
(see Figure 63) into 50  load half- or full-duplex interface, default power bias settings.

                              10                                                                                                                                                          10

                              0                                                                                                                                                           0

                              �10                                                                                                                                                         �10

                              �20                                                                                                                                                         �20

dBm                           �30                                                                                  04493-0-072                                                            �30

                              �40                                                                                                                       dBm                               �40

                              �50                                                                                                                                                         �50

                              �60                                                                                                                                                         �60

                              �70                                                                                                                                                         �70                                                                                  04493-0-075

                              �80     5  10     15        20                                                   30                                                                         �80     5     10  15  20  25           30                                    35  40
                                   0                                                                                                                                                           0

                                         FREQUENCY (MHz)                                                                                                                                                    FREQUENCY (MHz)

                                    Figure 27. Dual-Tone Spectral Plot of TxDAC's Output                                                                                                        Figure 30. Dual-Tone Spectral Plot of TxDAC's Output
                                   (fDATA = 50 MSPS, 4� Interpolation, 10 dBm Peak Power,                                                                                                      (fDATA = 80 MSPS, 2� Interpolation, 10 dBm Peak Power,

                                                   F1 = 17 MHz, F2 = 18 MHz)                                                                                                                                 F1 = 27.1 MHz, F2 = 28.7 MHz)

                              �65                                                                                                                                                         �65

IMD (dBFS)                    �70                                                                                  04493-0-073                                                            �70
    (RELATIVE TO PEAK POWER)                                                                                                                                                                                                                   10dBm
                              �75                                                                                                                    IMD (dBFS)
                                                                                                  4dBm                                                          (RELATIVE TO PEAK POWER)  �75
                                                                                                                                                                                                                               4dBm
                                                                                        7dBm                                                                                                                                                                     7dBm
                              �80
                                                                                                                                                                                          �80

                                                                                                        10dBm

                              �85                                                                                                                                                         �85

                              �90                                                                                                                                                         �90                                                                                  04493-0-076
                                   0                                                                                                                                                           0
                                      2.5 5.0 7.5 10.0 12.5 15.0 17.5 20.0                                                                                                                           5      10  15           20                                        25  30
                                               2-TONE CENTER FREQUENCY (MHz)
                                                                                                                                                                                                        2-TONE CENTER FREQUENCY (MHz)

                              Figure 28. 2-Tone IMD Frequency Sweep vs. Peak Power                                                                                                        Figure 31. 2-Tone IMD Frequency Sweep vs. Peak Power
                                        with fDATA = 50 MSPS, 4� Interpolation                                                                                                                      with fDATA = 80 MSPS, 2� Interpolation

                              �65                                                                                                                                                         �65

                              �70                                                                                                                                                         �70

SFDR (dBFS)                   �75                                                                                  04493-0-074                                                                                                                                  10dBm
    (RELATIVE TO PEAK POWER)                                                                      4dBm                                                                                    �75
                                                                                                                                                     SFDR (dBFS)
                                         10dBm  7dBm                                                                                                            (RELATIVE TO PEAK POWER)                                        4dBm

                              �80                                                                                                                                                         �80

                              �85                                                                                                                                                                                                                               7dBm
                                                                                                                                                                                          �85

                              �90                                                                                                                                                         �90                                                                                  04493-0-077
                                   0                                                                                                                                                           0
                                      2.5 5.0 7.5 10.0 12.5 15.0 17.5 20.0                                                                                                                           5      10  15           20                                        25  30
                                               2-TONE CENTER FREQUENCY (MHz)
                                                                                                                                                                                                        2-TONE CENTER FREQUENCY (MHz)

     Figure 29. 2-Tone Worst Spur Frequency Sweep vs. Peak Power                                                                                             Figure 32. 2-Tone Worst Spur Frequency Sweep vs. Peak Power
                   with fDATA = 50 MSPS, 4� Interpolation                                                                                                                  with fDATA = 80 MSPS, 2� Interpolation

                                                                                                                   Rev. A | Page 16 of 48
                                                                                                                                                                                                                                                                AD9865

                              �20                                                                                                                                                               �20
                                                                                                                                                                                                                                                                     PAR = 11.4
                                                                                                       PAR = 11.4                                                                                                                                                    RMS = �1.4dBm
                                                                                                       RMS = �1.4dBm
                              �30                                                                                                                                                               �30

                              �40                                                                                                                                                               �40

                              �50                                                                                                                                                               �50

dBm                           �60                                                                                     04493-0-078                                                               �60

                              �70                                                                                                                          dBm                                  �70

                              �80                                                                                                                                                               �80

                              �90                                                                                                                                                               �90                                                                                     04493-0-081

     �100                              5      10                                 15            20        25                                                     �100                                 5   10  15  20                                 25  30  35                      40
            0                                                                                                                                                          0

                                              FREQUENCY (MHz)                                                                                                                                                FREQUENCY (MHz)

                                   Figure 33. Spectral Plot of 84-Carrier OFDM Test Vector                                                                                                      Figure 36. Spectral Plot of 111-Carrier OFDM Test Vector
                                               (fDATA = 50 MSPS, 4� Interpolation)                                                                                                                          (fDATA = 80 MSPS, 2� Interpolation)

                              �20                                                                                                                                                               �20
                                                                                      PAR = 11.4                                                                                                                                                                    PAR = 11.4
                                                                                      RMS = �1.4dBm                                                                                                                                                                 RMS = �1.4dBm

                              �30                                                                                                                                                               �30

                              �40                                                                                                                                                               �40

                              �50                                                                                                                                                               �50

dBm                           �60                                                                                     04493-0-079                                                               �60

                              �70                                                                                                                          dBm                                  �70

                              �80                                                                                                                                                               �80

                              �90                                                                                                                                                               �90                                                                                     04493-0-082

     �100                          25     50  75 100 125 150 175 200                                                                                            �100                                 20  40  60  80 100 120 140 160
            0                                                                                                                                                          0

                                              FREQUENCY (MHz)                                                                                                                                                FREQUENCY (MHz)

Figure 34. Wideband Spectral Plot of 88-Subcarrier OFDM Test Vector                                                                              Figure 37. Wideband Spectral Plot of 111-Carrier OFDM Test Vector
                    (fDATA = 50 MSPS, 4� Interpolation)                                                                                                             (fDATA = 80 MSPS, 2� Interpolation)

                              100                                                                                                                                                               95
                                                                                                                                                                                                                                        2-TONE IMD
                              95
                                                                                   2-TONE IMD                                                                                                   90

SNR AND 2-TONE IMD (dBFS)     90                                                                                         04493-0-080                                                            85
    (RELATIVE TO PEAK POWER)
                              85                                                                                                                           SNR AND 2-TONE IMD (dBFS)
                                                                                                                                                                      (RELATIVE TO PEAK POWER)
                                                                                                                                                                                                80

                              80

                                                                                                                                                                                                75

                              75

                              70                                                                                                                                                                70

                                                                            SNR                                                                                                                                                               SNR
                              65                                                                                                                                                                65

                              60                                                                                                                                                                60                                                                                      04493-0-083

                              55                                                                                                                                                                55
                                   �24 �21 �18 �15 �12 �9                                      �6    �3               0                                                                              �24 �21 �18 �15 �12 �9                             �6  �3                      0

                                              AOUT (dBFS)                                                                                                                                                        AOUT (dBFS)

                                              Figure 35. SNR and SFDR vs. POUT                                                                                                                                Figure 38. SNR and SFDR vs. POUT
                                   (fOUT = 12.55 MHz, fDATA = 50 MSPS, 4� Interpolation)                                                                                                             (fOUT = 20 MHz, fDATA = 80 MSPS, 2� Interpolation)

                                                                                                                         Rev. A | Page 17 of 48
AD9865

IAMP PATH TYPICAL PERFORMANCE CHARACTERISTICS

AVDD = CLKVDD = DVDD = DRVDD = 3.3 V, fOSCIN = 50 MSPS, RSET = 1.58 k, 1:1 transformer coupled output (see Figure 64 and
Figure 65) into 50  load, half- or full-duplex interface, default power bias settings.

      20                         RBW = 2.3kHz                                                                                                        48
      15                                                                                                                                                                                                                       2.5MHz
      10
                                                                                                                                                     46
        5                                                                                                                                                                                                                            5MHz
        0
      �5                                                                                                                                             44
     �10
     �15                                                                                                                                             42
     �20
dBm  �25                                                                                       04493-0-084                                           40
     �30
     �35                                                                                                                              OIP3 (dBm)                                                                                    10MHz
     �40                                                                                                                                             38
     �45
     �50                                                                                                                                                                                                     15MHz 20MHz
     �55                                                                                                                                             36
     �60
                                                                                                                                                     34
          0
                                                                                                                                                     32                                                                                         04493-0-087

                                                                                                                                                     30
             5  10  15           20                                                        25                                                        3.0        3.5      4.0          4.5                                                  5.0

                FREQUENCY (MHz)                                                                                                                                          VCM (V)

          Figure 39. Dual-Tone Spectral Plot of IAMPN Output                                                           Figure 42. IOUTN Third-Order Intercept vs. Common-Mode Voltage
               (IAMP Settings of I = 12.5 mA, N = 4, G = 0,                                                                        (IAMP Settings of I = 12.5 mA, N = 4, G = 0, 2:1
                                                                                                                                             Transformer into 75  Load)
            2:1 Transformer into 75  Loader, VCM = 4.8 V)

        0                                                                                                                                            42
                                                                            PAR = 11.4

                                                                            RMS = 10.3dBm
     �10

     �20                                                                                                                                             40
                                                                                                                                                                                                                              2.5MHz
     �30                                                                                       04493-0-085
                                                                                                                                                     38
dBm  �40                                                                                                                                 OIP3 (dBm)                                                                           5MHz

                                                                                                                                                     36

     �50                                                                                                                                                                                   10MHz

                                                                                                                                                     34

     �60                                                                                                                                                                                   15MHz

     �70                                                                                                                                             32                                                                                         04493-0-088
                                                                                                                                                     30
                                                                                                                                                                                           20MHz
                                                                                                                                                       3.0
     �80     5  10  15           20                                                        25                                                                   3.5      4.0          4.5                                             5.0
          0

                FREQUENCY (MHz)                                                                                                                                          VCM (V)

Figure 40. Spectral Plot of 84-Carrier OFDM Test Vector Using IAMPN in                                                 Figure 43. IOUTG Third-Order Intercept vs. Common-Mode Voltage
                        Current-Mode Configuration                                                                                   (IAMP Settings of I = 4.25 mA, N = 0, G = 6,
                                                                                                                                           2:1 Transformer into 75  Load)
          (IAMP Settings of I = 10 mA, N = 4, G = 0; VCM = 4.8 V)

        0                                                                                                                                            0
                                                                            PAR = 11.4
                                                                                                                                                                                      PAR = 11.4
                                                                            RMS = 10.4dBm
     �10                                                                                                                                             �10                              RMS = 9.8dBm

                                                                                                                                                                                      RBW = 10kHz

     �20                                                                                                                                             �20

     �30                                                                                                                                             �30

dBm  �40                                                                                       04493-0-086                                           �40

     �50                                                                                                                                dBm          �50

     �60                                                                                                                                             �60

     �70                                                                                                                                             �70                                                                                        04493-0-089

     �80     5  10  15           20                                                        25                                                        �80     5       10           15       20                                              25
          0                                                                                                                                               0

                FREQUENCY (MHz)                                                                                                                                      FREQUENCY (MHz)

Figure 41. Spectral Plot of 84-Carrier OFDM Test Vector Using IAMP in                                                  Figure 44. Spectral Plot of 84-Carrier OFDM Test Vector Using IAMP in
             Voltage-Mode Configuration with AVDD = 5 V                                                                            Voltage-Mode Configuration with AVDD = 3.3 V

     (PBR951 Transistors, IAMP Settings of I = 6 mA, N = 2, G = 6)                                                          (PBR951 Transistors, IAMP Settings of I = 6 mA, N = 2, G = 6)

                                                                                               Rev. A | Page 18 of 48
                                                                                          AD9865

SERIAL PORT

Table 10. SPI Register Mapping

Address  Bit     Description    Width                       Power-Up Default Value        Comments
(Hex)1   Break-                            MODE = 0 (Half-Duplex) MODE = 1 (Full-Duplex)
         down                                                                             Default SPI configuration is
                                           CONFIG = 0 CONFIG = 1 CONFIG = 0 CONFIG = 1    3-wire, MSB first.

SPI PORT CONFIGURATION AND SOFTWARE RESET                                                 PWR_DWN = 0.
                                                                                          Default setting is for all
0x00     (7)     4-Wire SPI     1          0     0                       0    0           blocks powered on.

         (6)     LSB First      1          0     0                       0    0           PWR_DWN = 1.
                                                                                          Default setting* is for all
         (5)     S/W Reset      1          0     0                       0    0           functional blocks powered
                                                                                          down except PLL.
POWER CONTROL REGISTERS (via PWR_DWN pin)                                                 *MODE = CONFIG = 1.
                                                                                          Setting has PLL powered
0x01     (7)     Clock Syn.     1          0     0                       0    0           down with OSCIN input
                                                                                          routed to RXCLK output.
         (6)     TxDAC/IAMP     1          0     0                       0    0
                                                                                          Default setting is for TXEN
         (5)     Tx Digital     1          0     0                       0    0           input to control power
                                                                                          on/off of Tx/Rx path.
         (4)     REF            1          0     0                       0    0           Tx driver delayed by 31
                                                                                          1/fDATA clock cycles.
         (3)     ADC CML        1          0     0                       0    0
                                                                                          Default setting is Duty Cycle
         (2)     ADC            1          0     0                       0    0           Restore disabled, ADC CLK
                                                                                          from OSCIN input, and PLL
         (1)     PGA Bias       1          0     0                       0    0           multiplier � 2 setting.
                                                                                          *PLL multiplier � 4 setting.
         (0)     RxPGA          1          0     0                       0    0           Full-duplex RXCLK normally
                                                                                          at nibble rate.
0x02     (7)     CLK Syn.       1          0     0                       0    1*          *Exception on power-up.
                                                                                          Default setting is CLKOUT2
         (6)     TxDAC/IAMP     1          1     1                       1    1           and CLKOUT1 enabled with
                                                                                          divide-by-2.
         (5)     Tx Digital     1          1     1                       1    1           *CLKOUT1 and CLKOUT2
                                                                                          disabled.
         (4)     REF            1          1     1                       1    1
                                                                                          Default setting has LPF ON
         (3)     ADC CML        1          1     1                       1    1           and Rx path at nominal
                                                                                          power bias setting.
         (2)     ADC            1          1     1                       1    1           *Rx path to low power.

         (1)     PGA Bias       1          1     1                       1    1

         (0)     RxPGA          1          1     1                       1    1

HALF-DUPLEX POWER CONTROL

0x03     (7:3) Tx OFF Delay     5

         (2)     Rx _TXEN       1          0xFF  0xFF                    N/A  N/A

         (1)     Tx PWRDN       1

         (0)     Rx PWRDN       1

PLL CLOCK MULTIPLIER/SYNTHESIZER CONTROL

0x04     (5)     Duty Cycle Enable 1       0     0                       0    0

         (4)     fADC from PLL  1          0     0                       0    0

         (3:2) PLL Divide-N     2          00    00                      00   00

         (1:0) PLL Multiplier-M 2          01    10*                     01   01

0x05     (2)     OSCIN to RXCLK 1          0     0                       0    1*

         (1)     Invert RXCLK   1          0     0                       0    0

         (0)     Disabled RXCLK 1          0     0                       0    0

0x06     (7:6) CLKOUT2 Divide 2            01    01                      01   01

         (5)     CLKOUT2 Invert 1          0     0                       0    0

         (4)     CLKOUT2 Disable 1         0     0                       0    1*

         (3:2) CLKOUT1 Divide 2            01    01                      01   01

         (1)     CLKOUT1 Invert 1          0     0                       0    0

         (0)     CLKOUT1 Disable 1         0     0                       0    1*

Rx PATH CONTROL

0x07     (5)     Initiate Offset Cal. 1    0     0                       0    0

         (4)     Rx Low Power   1          0     1*                      0    1*

         (0)     Rx Filter ON   1          1     1                       1    1

                                                 Rev. A | Page 19 of 48
AD9865

Address  Bit     Description        Width                   Power-Up Default Value        Comments
(Hex)1   Break-                     8      MODE = 0 (Half-Duplex) MODE = 1 (Full-Duplex)  Refer to Low-Pass Filter
         down    Rx Filter Tuning                                                         section.
0x08             Cut-off Frequency         CONFIG = 0 CONFIG = 1 CONFIG = 0 CONFIG = 1
         (7:0)                                                                            Default setting is for
                                           0x80  0x61                    0x80  0x80       hardware Rx gain code via
                                                                                          PGA or Tx data port.
Tx/Rx PATH GAIN CONTROL                                                                   Default setting is for Tx gain
                                                                                          code via SPI control.
0x09     (6)     Use SPI Rx Gain    1
                                                                                          Default setting is RxPGA
         (5:0) Rx Gain Code         6      0x00  0x00                    0x00  0x00       control active.
                                                                                          *Tx port with GAIN strobe
0x0A     (6)     Use SPI Tx Gain    1      0x7F  0x7F                    0x7F  0x7F       (AD9875/AD9876-compatible).
                                                                                          ** 3-bit RxPGA gain map
         (5:0) Tx Gain Code         6                                                     (AD9975-compatible).

Tx AND Rx PGA CONTROL                                                                     Default setting is 2�
                                                                                          interpolation with LPF
0x0B     (6)     PGA Code for Tx 1         0     0                       0     0          response. Data format is
                                                                                          straight binary for half-
         (5)     PGA Code for Rx 1         1     1                       1     1          duplex and twos
                                                                                          complement for full-duplex
         (3)     Force GAIN strobe 1       0     0                       0     0          interface.
                                                                                          *Full-duplex only.
         (2)     Rx Gain on Tx Port 1      0     0                       1*    1*
                                                                                          Data format is straight
         (1)     3-Bit RxPGA Port 1        0     1**                     0     0          binary for half-duplex and
                                                                                          twos complement for full-
Tx DIGITAL FILTER AND INTERFACE                                                           duplex interface.
                                                                                          Analog loopback: ADC Rx
0x0C     (7:6) Interpolation        2      01    00                      01    01         data fed back to TxDAC.
                                                                                          Digital loopback: Tx input
                 Factor                                                  0     0          data to Rx output port.
                                                                                          *Full-duplex only.
         (4)     Invert             1      0     0                       0     0
                                                                         0     0          Default setting is for high
                 TXEN/TXSYNC                                             0     0          drive strength and IAMP
                                                                         1     1          enabled.
         (3)     Tx 5/5 Nibble*     1      N/A   N/A
                                                                         0     0          Secondary path G1 = 0, 1, 2,
         (2)     LS Nibble First*   1      N/A   N/A                     0     0          3, 4.
                                                                         0     0          Primary path N = 0, 1, 2, 3, 4.
         (1)     TXCLK neg. edge 1         0     0                       0     0
                                                                                          Secondary path stages:
         (0)     Twos complement 1         0     0                       0     0          G2 = 0 to 1.50 in 0.25 steps
                                                                         0     0          and G3 = 0 to 6.
Rx INTERFACE AND ANALOG/DIGITAL LOOPBACK                                 0     0          Standing current of primary
                                                                         1     1          and secondary path.
0x0D     (7)     Analog Loopback 1         0     0
                                                                         0     0
         (6)     Digital Loopback* 1       0     0
                                                                         0     0
         (5)     Rx Port 3-State    1      N/A   N/A                     0x00  0x00

         (4)     Invert             1      0     0                       0x44  0x44

                 RXEN/RXSYNC                                             0x62  0x62

         (3)     RX 5/5 Nibble      1      N/A   N/A

         (2)     LS Nibble First*   1      N/A   N/A

         (1)     RXCLK neg. edge 1         0     0

         (0)     Twos complement 1         0     0

DIGITAL OUTPUT DRIVE STRENGTH, TxDAC OUTPUT, AND REV ID

0x0E     (7)     Low Drive          1      0     0

                 Strength

         (0)     TxDAC Output       1      0     0
                                           0x00  0x00
0x0F     (3:0) REV ID Number 4
                                           0x44  0x44
Tx IAMP GAIN AND BIAS CONTROL

0x10     (7)     Select Tx Gain     1

         (6:4) G1                   3

         (2:0) N                    3
         (6:4) G2
0x11     (2:0) G3                   3

                                    3      0x62  0x62

0x12     (6:4) Stand_Secondary 3           0x01  0x01                    0x01  0x01

         (2:0) Stand_Primary        3

                                                 Rev. A | Page 20 of 48
                                                                                                                             AD9865

Address  Bit     Description       Width                                   Power-Up Default Value        Comments
(Hex)1   Break-  CPGA Bias Adjust  3                      MODE = 0 (Half-Duplex) MODE = 1 (Full-Duplex)
         down    SPGA Bias Adjust  2                                                                     Current bias setting for Rx
0x13             ADC Bias Adjust   4                      CONFIG = 0 CONFIG = 1 CONFIG = 0 CONFIG = 1    path's functional blocks.
         (7:5)                                                                                           Refer to page 41.
         (4:3)                                            0x00      0x00                0x00  0x00
         (2:0)

1 Bits that are undefined should always be assigned a 0.

REGISTER MAP DESCRIPTION                                                  Table 11. SPI Registers Pertaining to SPI Options

The AD9865 contains a set of programmable registers described             Address (Hex)             Bit Description
in Table 10 that are used to optimize its numerous features,
interface options, and performance parameters from its default            0x00                      (7) Enable 4-wire SPI
register settings. Registers pertaining to similar functions have
been grouped together and assigned adjacent addresses to                                            (6) Enable SPI LSB first
minimize the update time when using the multibyte serial port
interface (SPI) read/write feature. Bits that are undefined within        A 4-wire SPI can be enabled by setting the 4-wire SPI bit high,
a register should be assigned a 0 when writing to that register.          causing the output data to appear on the SDO pin instead of on
                                                                          the SDIO pin. The SDIO pin serves as an input-only throughout
The default register settings were intended to allow some                 the read operation. Note that the SDO pin is active only during
applications to operate without the use of an SPI. The AD9865             the transmission of data and remains three-stated at any other
can be configured to support a half- or full-duplex digital               time.
interface via the MODE pin, with each interface having two
possible default register settings determined by the setting of           An 8-bit instruction header must accompany each read and
the CONFIG pin.                                                           write operation. The instruction header is shown in Table 12.
                                                                          The MSB is an R/W indicator bit with logic high indicating a
For instance, applications that need to use only the Tx or Rx
path functionality of the AD9865 can configure it for a half-             read operation. The next two bits, N1 and N0, specify the
duplex interface (MODE = 0), and use the TXEN pin to select               number of bytes (one to four bytes) to be transferred during the
between the Tx or Rx signal path with the unused path                     data transfer cycle. The remaining five bits specify the address
remaining in a reduced power state. The CONFIG pin can be                 bits to be accessed during the data transfer portion. The data
used to select the default interpolation ratio of the Tx path and         bits immediately follow the instruction header for both read
RxPGA gain mapping.                                                       and write operations.

SERIAL PORT INTERFACE (SPI)                                               Table 12. Instruction Header Information

The serial port of the AD9865 has 3- or 4-wire SPI capability             MSB                                        LSB
allowing read/write access to all registers that configure the                                                       11 10
device's internal parameters. Registers pertaining to the SPI are         17            16 15 14 13 12               A1 A0
listed in Table 11. The default 3-wire serial communication port
consists of a clock (SCLK), serial port enable (SEN), and a bi-           R/W           N1 N0 A4 A3 A2
directional data (SDIO) signal. SEN is an active low control
gating read and write cycle. When SEN is high, SDO and SDIO               The AD9865 serial port can support both MSB (most
are three-stated. The inputs to SCLK, SEN, and SDIO contain a             significant bit) first and LSB (least significant bit) first data
Schmitt trigger with a nominal hysteresis of 0.4 V centered               formats. Figure 45 illustrates how the serial port words are built
about VDDH/2. The SDO pin remains three-stated in a 3-wire                for the MSB first and LSB first modes. The bit order is con-
SPI interface.                                                            trolled by the SPI LSB first bit (Register 0, Bit 6). The default
                                                                          value is 0, MSB first. Multibyte data transfers in MSB format
                                                                          can be completed by writing an instruction byte that includes
                                                                          the register address of the last address to be accessed. The
                                                                          AD9865 automatically decrements the address for each succes-
                                                                          sive byte required for the multibyte communication cycle.

                                                                Rev. A | Page 21 of 48
AD9865

   SEN  INSTRUCTION CYCLE DATA TRANSFER CYCLE                                   Figure 47 illustrates the timing for a 3-wire read operation to
SCLK                                                                           the SPI port. After SEN goes low, data (SDIO) pertaining to the
SDATA   R/W N1 N2 A4 A3 A2 A1 A0 D71 D61       D1N D0N
                                                                                instruction header is read on the rising edges of SCLK. A read
   SEN  INSTRUCTION CYCLE DATA TRANSFER CYCLE                                   operation occurs, if the read/not-write indicator is set high.
SCLK                                                                           After the address bits of the instruction header are read, the
SDATA   A0 A1 A2 A3 A4 N2 N1 R/W D01 D11       D6N D7N                          eight data bits pertaining to the specified register are shifted out
                                                                                of the SDIO pin on the falling edges of the next eight clock cycles.
                                                        4493-0-003              If a multibyte communication cycle is specified in the instruction
                                                                                header, a similar process as previously described for a multibyte
                                                                                SPI write operation applies. The SDO pin remains three-stated
                                                                                in a 3-wire read operation.

         Figure 45. SPI Timing, MSB First (Upper), and LSB First (Lower)                    tS 1/fSCLK

When the SPI LSB first bit is set high, the serial port interprets                SEN       tHI         tLOW
both instruction and data bytes LSB first. Multibyte data trans-                SCLK
fers in LSB format can be completed by writing an instruction                   SDIO   tDS       tDH              tDV                                4493-0-005
byte that includes the register address of the first address to be                                                                              tEZ
accessed. The AD9865 automatically increments the address for
each successive byte required for the multibyte communication                                    R/W N1 A2 A1 A0       D7 D6 D1 D0
cycle.
                                                                                       Figure 47. SPI 3-Wire Read Operation Timing
Figure 46 illustrates the timing requirements for a write opera-
tion to the SPI port. After the serial port enable (SEN) signal                 Figure 48 illustrates the timing for a 4-wire read operation to
goes low, data (SDIO) pertaining to the instruction header is                   the SPI port. The timing is similar to the 3-wire read operation
read on the rising edges of the clock (SCLK). To initiate a write               with the exception that data appears at the SDO pin, while the
operation, the read/not-write bit is set low. After the instruction             SDIO pin remains high impedance throughout the operation.
header is read, the eight data bits pertaining to the specified                 The SDO pin is an active output only during the data transfer
register are shifted into the SDIO pin on the rising edge of the                phase and remains three-stated at all other times.
next eight clock cycles. If a multibyte communication cycle is
specified, the destination address is decremented (MSB first)                               tS 1/fSCLK
and shifts in another eight bits of data. This process repeats until
all the bytes specified in the instruction header (N1, N0 bits) are               SEN       tHI         tLOW
shifted into the SDIO pin. SEN must remain low during the data                  SCLK
transfer operation, only going high after the last bit is shifted               SDIO   tDS       tDH                                tEZ
into the SDIO pin.                                                              SDO
                                                                                                 R/W N1 A2 A1 A0

                                                                                                                  tDV               tEZ              4493-0-006

                                                                                                                       D7 D6 D1 D0

                                                                                       Figure 48. SPI 4-Wire Read Operation Timing

        tS 1/fSCLK                             tH

  SEN   tHI               tLOW
SCLK
SDIO    tDS                                                         4493-0-004
                     tDH

             R/W N1             N0  A0    D7 D6 D1 D0

        Figure 46. SPI Write Operation Timing

                                                        Rev. A | Page 22 of 48
                                                                                                                         AD9865

DIGITAL INTERFACE                                                    appears on the bus after a 6-clock-cycle delay due to the internal
                                                                     FIFO delay. Note that Rx data is not latched back into the Tx
The digital interface port is configurable for half-duplex or full-  path, if TXEN is high during this interval with TXCLK present.
duplex operation by pin-strapping the MODE pin low or high,          The ADIO bus becomes three-stated once the RXEN pin returns
respectively. In half-duplex mode, the digital interface port        low. Figure 50 shows the receive path output timing.
becomes a 10-bit bidirectional bus called the ADIO port. In
full-duplex mode, the digital interface port is divided into two     RXCLK
6-bit ports called Tx[5:0] and Rx[5:0] for simultaneous Tx and
Rx operations. In this mode, data is transferred between the         RXEN               tPZL  tVT                         tOD
ASIC and AD9865 in 6-bit (or 5-bit) nibbles. The AD9865 also                                                             tPLZ
features a flexible digital interface for updating the RxPGA and                                                                  4493-0-008
TxPGA gain registers via a 6-bit PGA port or Tx[5:0] port for        ADIO[9:0]                                 RX0  RX1  RX2 RX3
fast updates, or via the SPI port for slower updates. See the
RxPGA Control section for more information.                                           Figure 50. Receive Data Output Timing Diagram

HALF-DUPLEX MODE                                                     To add flexibility to the digital interface port, several program-
                                                                     ming options are available in the SPI registers. These options
The half-duplex mode functions as follows when the MODE              are listed in Table 13. The default Tx and Rx data input formats
pin is tied low. The bidirectional ADIO port is typically shared     are straight binary, but can be changed to twos complement.
in burst fashion between the transmit path and receive path.         The default TXEN and RXEN settings are active high, but can
Two control signals, TXEN and RXEN, from a DSP (or digital           be set to opposite polarities, thus allowing them to share the
ASIC) control the bus direction by enabling the ADIO port's          same control. In this case, the ADIO port can still be placed
input latch and output driver, respectively. Two clock signals are   onto a shared bus by disabling its input latch via the control
also used: TXCLK to latch the Tx input data, and RXCLK to            signal, and disabling the output driver via the SPI register. The
clock the Rx output data. The ADIO port can also be disabled         clock timing can be independently changed on the transmit and
by setting TXEN and RXEN low (default setting), thus allowing        receive paths by selecting either the rising or falling clock edge
it to be connected to a shared bus.                                  as the validating/sampling edge of the clock. Lastly, the output
                                                                     driver's strength can be reduced for lower data rate applications.
Internally, the ADIO port consists of an input latch for the Tx
path in parallel with an output latch with three-state outputs for   Table 13. SPI Registers for Half-Duplex Interface
the Rx path. TXEN is used to enable the input latch; RXEN is
used to three-state the output latch. A five-sample-deep FIFO is     Address (Hex)            Bit Description
used on the Tx and Rx paths to absorb any phase difference be-
tween the AD9865's internal clocks and the externally supplied       0x0C                     (4) Invert TXEN
clocks (TXCLK, RXCLK). The ADIO bus accepts input data-
words into the transmit path when the TXEN pin is high, the                                   (1) TXCLK negative edge
RXEN pin is low, and a clock is present on the TXCLK pin, as
shown in Figure 49.                                                                           (0) Twos complement

                                                                     0x0D                     (5) Rx port three-state

                                                                                              (4) Invert RXEN

                                                                                              (1) RXCLK negative edge

                                                                                              (0) Twos complement

                               tDS                                   0x0E                     (7) Low digital drive strength
TXCLK

      TXEN  tEN                     tDH       tDIS                   The half-duplex interface can be configured to act as a slave or a
ADIO[9:0]                                                            master to the digital ASIC. An example of a slave configuration
            TX0  TX1                TX2  TX3  TX4                    is shown in Figure 51. In this example, the AD9865 accepts all
                                                                     the clock and control signals from the digital ASIC. Because the
             RXEN                                   4493-0-007       sampling clocks for the DAC and ADC are derived internally
                                                                     from the OSCIN signal, the TXCLK and RXCLK signals must
                 Figure 49. Transmit Data Input Timing Diagram       be at exactly the same frequency as the OSCIN signal. The
                                                                     phase relationships among the TXCLK, RXCLK, and OSCIN
The Tx interpolation filter(s) following the ADIO port can be        signals can be arbitrary. If the digital ASIC cannot provide a low
flushed with zeros, if the clock signal into the TXCLK pin is        jitter clock source to OSCIN, use the AD9865 to generate the
present for 33 clock cycles after TXEN goes low. Note that the       clock for its DAC and ADC, and to pass the desired clock signal
data on the ADIO bus is irrelevant over this interval.               to the digital ASIC via CLKOUT1 or CLKOUT2.

The output from the receive path is driven onto the ADIO bus
when the RXEN pin is high, and a clock is present on the RXCLK
pin. While the output latch is enabled by RXEN, valid data

                                                                Rev. A | Page 23 of 48
AD9865

DIGITAL ASIC                                       AD9865                          than the nibble rate. Therefore, the 2� or 4� interpolation filter
                                                                                   must be used with a full-duplex interface.
                   Tx/Rx  ADIO                     10      TO
              Data[9:0]                                    Tx DIGITAL
                          [9:0]                            FILTER                  The AD9865 acts as the master, providing RXCLK as an output
                   RXEN                                                            clock that is used for the timing of both the Tx[5:0] and Rx[5:0]
                    TXEN                           10      FROM                    ports. RXCLK always runs at the nibble rate and can be inverted
             DAC_CLK                                       Rx ADC                  or disabled via an SPI register. Because RXCLK is derived from
             ADC_CLK                                                               the clock synthesizer, it remains active, provided that this func-
               CLKOUT     RXEN                                         4493-0-009  tional block remains powered on. A buffered version of the
                          TXEN                                                     signal appearing at OSCIN can also be directed to RXCLK by
                          TXCLK                                                    setting Bit 2 of Register 0x05. This feature allows the AD9865 to
                          RXCLK                                                    be completely powered down (including the clock synthesizer)
                          OSCIN                                                    while serving as the master.

              Figure 51. Example of a Half-Duplex Digital Interface                The Tx[5:0] port operates in the following manner with the SPI
                          with AD9865 Serving as the Slave                         register default settings. Two consecutive nibbles of the Tx data
                                                                                   are multiplexed together to form a 10-bit data-word in twos
Figure 52 shows a half-duplex interface with the AD9865 acting                     complement format. The clock appearing on the RXCLK pin is
as the master, generating all the required clocks. CLKOUT1                         a buffered version of the internal clock used by the Tx[5:0]
provides a clock equal to the bus data rate that is fed to the                     port's input latch with a frequency that is always twice the ADC
ASIC as well as back to the TXCLK and RXCLK inputs. This                           sample rate (2 � fADC). Data from the Tx[5:0] port is read on the
interface has the advantage of reducing the digital ASIC's pin                     rising edge of this sampling clock, as illustrated in the timing
count by three. The ASIC needs only to generate a bus control                      diagram shown in Figure 53. Note, TXQUIET must remain
signal that controls the data flow on the bidirectional bus.                       high for the reconstructed Tx data to appear as an analog signal
                                                                                   at the output of the TxDAC or IAMP.
DIGITAL ASIC                                       AD9865

                          ADIO                     10      TO
                          [9:0]
                                                           Tx DIGITAL

     Tx/Rx                                                 FILTER
Data[9:0]
                                                   10                                          ttSDUS
                                                           FROM                                          tDHtHD

                                                           Rx ADC                   RXCLK
                                                                                   TXSYNC
BUS_CTR                   RXEN
     CLKIN                TXEN                                                     Tx[5:0]     Tx0LSB Tx1MSB Tx1LSB Tx2MSB TTxx32LLSSBB Tx3MSB  4493-0-011
                          TXCLK
                          RXCLK
                          CLKOUT1

                                            OSCIN                      4493-0-010                 Figure 53. Tx[5:0] Port Full-Duplex Timing Diagram

                          FROM                                                     The TXSYNC signal is used to indicate to which word a nibble
                          CRYSTAL                                                  belongs. While TXSYNC is low, the first nibble of every word is
                          OR MASTER CLK                                            read as the most significant nibble. The second nibble of that
                                                                                   same word is read on the following TXSYNC high level as the
              Figure 52. Example of a Half-Duplex Digital Interface                least significant nibble. If TXSYNC is low for more than one
                         with AD9865 Serving as the Master                         clock cycle, the last transmit data is read continuously until
                                                                                   TXSYNC is brought high for the second nibble of a new trans-
FULL-DUPLEX MODE                                                                   mit word. This feature can be used to flush the interpolator
                                                                                   filters with zeros. Note that the GAIN signal must be kept low
The full-duplex mode interface is selected when the MODE pin                       during a Tx operation.
is tied high. It can be used for full- or half-duplex applications.
The digital interface port is divided into two 6-bit ports called                  The Rx[5:0] port operates in the following manner with the SPI
Tx[5:0] and Rx[5:0], allowing simultaneous Tx and Rx opera-                        register default settings. Two consecutive nibbles of the Rx data
tions for full-duplex applications. In half-duplex applications,                   are multiplexed together to form a 10-bit data-word in twos
the Tx[5:0] port can also be used to provide a fast update of the                  complement format. The Rx data is valid on the rising edge of
RxPGA (AD9875 backward-compatible) during an Rx opera-                             RXCLK, as illustrated in the timing diagram shown in Figure 54.
tion. This feature is enabled by default and can be used to                        The RXSYNC signal is used to indicate to which word a nibble
reduce the required pin count of the ASIC (refer to RxPGA                          belongs. While RXSYNC is low, the first nibble of every word is
Control section for details).                                                      transmitted as the most significant nibble. The second nibble of
                                                                                   that same word is transmitted on the following RXSYNC high
In either application, Tx and Rx data are transferred between                      level as the least significant nibble.
the ASIC and AD9865 in 6-bit (or 5-bit) nibbles at twice the
internal input/output word rates of the Tx interpolation filter
and ADC. Note that the TxDAC update rate must not be less

                                                                       Rev. A | Page 24 of 48
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  RXCLK                            tDH                                 For the AD9865, the most significant nibble defaults to 6 bits,
RXSYNC         tDv                                                     and the least significant nibble defaults to 4 bits. This can be
                                                                       changed so that the least significant nibble and most significant
Rx[5:0]  Rx0LSB Rx1MSB Rx1LSB Rx2MSB Rx3LSB Rx3MSB  4493-0-012         nibble have 5 bits each. To accomplish this, set the 5/5 nibble bit
                                                                       in Register 0x0C and Register 0x0D and use data pins Tx[5:1]
                                                                       and Rx[5:1].

                        Figure 54. Full-Duplex Rx Port Timing          Figure 55 shows a possible digital interface between an ASIC
                                                                       and the AD9865. The AD9865 serves as the master generating
To add flexibility to the full-duplex digital interface port, several  the required clocks for the ASIC. This interface requires that the
programming options are available in the SPI registers. These          ASIC reserve 16 pins for the interface, assuming a 6-bit nibble
options are listed in Table 14. The timing for the Tx[5:0] and/or      width and the use of the Tx port for RxPGA gain control. Note
Rx[5:0] ports can be independently changed by selecting either         that the ASIC pin allocation can be reduced by 3, if a 5-bit
the rising or falling clock edge as the sampling/validating edge       nibble width is used and the gain (or gain strobe) of the RxPGA
of the clock. Inverting RXCLK (via Bit 1 or Register 0x05)             is controlled via the SPI port.
affects both the Rx and Tx interface, because they both use
RXCLK.                                                                 DIGITAL ASIC                         AD9865/AD9866

Table 14. SPI Registers for Full-Duplex Interface                                         OPTIONAL                                   6  TO
                                                                                                    GAIN                                RxPGA

Address (Hex)  Bit Description                                                                      Tx[5:0]

0x05           (2) OSCIN to RXCLK                                                                            DEMUX  10/12               TO
                                                                                                                                        Tx DIGITAL
                                                                            Tx Data[5:0]                                                FILTER

               (1) Invert RXCLK                                                                     Rx[5:0]         10/12
               (0) Disable RXCLK
0x0B           (2) Rx gain on Tx port                                       Rx Data[5:0]                     MUX                        FROM
0x0C           (4) Invert TXSYNC                                                                                                        RxADC
               (3) Tx 5/5 nibble
0x0D           (2) LS nibble first                                          RX_SYNC                 RXSYNC
               (1) TXCLK negative edge                                      TX_SYNC                 TXSYNC
0x0E           (0) Twos complement
               (5) Rx port three-state                                           CLKIN              RXCLK
               (4) Invert RXSYNC                                                                    CLKOUT1
               (3) Rx 5/5 nibble                                                                    CLKOUT2
               (2) LS nibble first
               (1) RXCLK negative edge                                                                                             OSCIN       4493-0-013
               (0) Twos complement
               (7) Low drive strength                                                                            FROM
                                                                                                                 CRYSTAL
The default Tx and Rx data input formats are twos complement,                                                    OR MASTER CLK
but can be changed to straight binary. The default TXSYNC and
RXSYNC settings can be changed such that the first nibble of                         Figure 55. Example of a Full-Duplex Digital Interface
the word appears while TXSYNC, RXSYNC, or both are high.                                  with Optional RxPGA Gain Control via Tx[5:0]
Also, the least significant nibble can be selected as the first
nibble of the word (LS nibble first). The output driver strength       RxPGA CONTROL
can also be reduced for lower data rate applications.
                                                                       The AD9865 contains a digital PGA in the Rx path that is used
                                                                       to extend the dynamic range. The RxPGA can be programmed
                                                                       over -12 dB to +48 dB with 1 dB resolution using a 6-bit word,
                                                                       and with a 0 dB setting corresponding to a 2 V p-p input signal.
                                                                       The 6-bit word is fed into a LUT that is used to distribute the
                                                                       desired gain over three amplification stages within the Rx path.
                                                                       Upon power-up, the RxPGA gain register is set to its minimum
                                                                       gain of -12 dB. The RxPGA gain mapping is shown in Figure 56.
                                                                       Table 15 lists the SPI registers pertaining to the RxPGA.

                                                    Rev. A | Page 25 of 48
AD9865

        48                                                            RXCLK           tSU
        42                                                         Tx SYNC                                      tHD
        36
        30                                                           Tx [5:0]              GAIN
GAIN (dB)24
        18
                                                                                                                                                             4493-0-01412
                                                                                                                                                                                                                                                                                                                                                                                      4493-0-015
          6    6 12 18 24 30 36 42 48 54 60 66                            GAIN
          0        6-BIT DIGITAL WORD-DECIMAL EQUIVALENT
        �6                                                                    Figure 57. Updating RxPGA via Tx[5:0] in Full-Duplex Mode
       �12
                                                                   Updating the RxPGA (or TxPGA) via the PGA[5:0] port is an
            0                                                      option for both the half-duplex3 and full-duplex interface. The
                                                                   PGA port consists of an input buffer that passes the 6-bit data
               Figure 56. Digital Gain Mapping of RxPGA            appearing at its input directly to the RxPGA (or TxPGA) gain
                                                                   register with no gating signal required. Bit 5 or Bit 6 of
Table 15. SPI Registers RxPGA Control                              Register 0x0B is used to select whether the data updates the
                                                                   RxPGA or TxPGA gain register. In applications that switch
Address                                                            between RxPGA and TxPGA gain control via PGA[5:0], be
                                                                   careful that the RxPGA (or TxPGA) is not inadvertently loaded
(Hex)          Bit Description                                     with the wrong data during a transition. In the case of an
                                                                   RxPGA to TxPGA transition, first deselect the RxPGA gain
0x09           (6) Enable RxPGA update via SPI                     register, update the PGA[5:0] port with the desired TxPGA gain
                                                                   setting, and then select the TxPGA gain register.
               (5:0) RxPGA gain code
                                                                   The RxPGA also offers an alternative 3-bit word gain mapping
0x0B           (6) Select TxPGA via PGA[5:0]                       option4 that provides a -12 dB to +36 dB span in 8 dB increments
                                                                   as shown in Table 16. The 3-bit word is directed to PGA[5:3]
               (5) Select RxPGA via PGA[5:0]                       with PGA[5] being the MSB. This feature is backward-compatible
                                                                   with the AD9975 MxFE and allows direct interfacing to the
               (3) Enable software GAIN strobe � Full-duplex       CX11647 or INT5130 HomePlug 1.0 PHYs.

               (2) Enable RxPGA update via Tx[5:0] � Full-duplex

               (1) 3-bit RxPGA gain mapping � Half-duplex

The RxPGA gain register can be updated via the Tx[5:0] port,       Table 16. PGA Timing for AD9975 Backward-Compatible
the PGA[5:0] port, or the SPI port. The first two methods allow    Mode
fast updates of the RxPGA gain register and should be
considered for digital AGC functions requiring a fast closed-                      Digital Gain Setting
loop response. The SPI port allows direct update and readback
of the RxPGA gain register via Register 0x09 with an update        PGA[5:3]        Decimal               Gain (dB)
rate limited to 1.6 MSPS (with SCLK = 32 MHz). Note that Bit 6
of Register 0x09 must be set for a read or write operation.        000             0                     -12

Updating the RxPGA via the Tx[5:0] port is an option only in       001             1                     -12
full-duplex mode1. In this case, a high level on the GAIN pin,2
with TXSYNC low, programs the PGA setting on either the            010             2                     -4
rising edge or falling edge of RXCLK, as shown in Figure 57.
The GAIN pin must be held high, TXSYNC must be held low,           011             3                     4
and GAIN data must be stable for one or more clock cycles to
update the RxPGA gain setting.                                     100             4                     12

A low level on the GAIN pin enables data to be fed to the digital  101             5                     20
interpolation filter. This interface should be considered when
upgrading existing designs from the AD9875/AD9876 MxFE             110             6                     28
products or half-duplex applications trying to minimize an
ASIC's pin count.                                                  111             7                     36

                                                                   1 Default setting for full-duplex mode (MODE = 1).
                                                                   2 The GAIN strobe can also be set in software via Reg. 0x0B, Bit 3 for

                                                                    continuous updating. This eliminates the requirement for external GAIN
                                                                    signal, reducing the ASIC pin count by 1.
                                                                   3 Default setting for half-duplex mode (MODE = 0).
                                                                   4 Default setting for MODE = 0 and CONFIG =1.

                                                           Rev. A | Page 26 of 48
                                                                                                                                                                                                                       AD9865

TXPGA CONTROL                                                                                                                                                           The TxPGA register can be updated via the PGA[5:0] port or
                                                                                                                                                                        SPI port. The first method should be considered for fast updates
The AD9865 also contains a digital PGA in the Tx path distri-                                                                                                           of the TxPGA register. Its operation is similar to the description
buted between the TxDAC and IAMP. The TxPGA is used to                                                                                                                  in the RxPGA Control section. The SPI port allows direct up-
control the peak current from the TxDAC and IAMP over a                                                                                                                 date and readback of the TxPGA register via Register 0x0A with
7.5 dB and 19.5 dB span, respectively, with 0.5 dB resolution.                                                                                                          an update rate limited to 1.6 MSPS (SCLK = 32 MHz). Bit 6 of
A 6-bit word is used to set the TxPGA attenuation according to                                                                                                          Register 0x0A must be set for a read or write operation.
the mapping shown in Figure 58. The TxDAC gain mapping is
applicable only when Bit 0 of Register 0x0E is set, and only the                                                                                                        Table 17 lists the SPI registers pertaining to the TxPGA. The
four LSBs of the 6-bit gain word are relevant.                                                                                                                          TxPGA control register default setting is for minimum
                                                                                                                                                                        attenuation (0 dBFS) with the PGA[5:0] port disabled for Tx
   0                                                                                                                                                                    gain control.
�1
�2Tx ATTENUATION (dBFS)                                                                                                                                                Table 17. SPI Registers TxPGA Control
�3
�4                                                                                                                                                        04493-0-063  Address (Hex)           Bit Description
�5
�6                    TxDACs IOUTP OUTPUT                                                                                                                              0x0A                    (6) Enable TxPGA update via SPI
�7                    HAS 7.5dB RANGE
�8
�9                                                                                                                                                                                             (5:0) TxPGA gain code
�10
�11                                                                                                                                                                     0x0B                    (6) Select TxPGA via PGA[5:0]
�12
�13                                                                                                                                                                                             (5) Select RxPGA via PGA[5:0]
�14
�15        IAMPs IOUTN AND IOUTG                                                                                                                                        0x0E                    (0) TxDAC output (IAMP disabled)
�16        OUTPUTS HAS 19.5dB RANGE
�17
�18     8  16  24  32  40            48             56  64
�19
�20

     0

           6-BIT DIGITAL CODE (Decimal Equivalent)

        Figure 58. Digital Gain Mapping of TxPGA

                                                                                                                                                                        Rev. A | Page 27 of 48
AD9865                                                                The pipeline delays of the 2� and 4� filter responses are 21.5
                                                                      and 24 clock cycles, respectively, relative to fDATA. The filter delay
TRANSMIT PATH                                                         is also taken into consideration for applications configured for a
                                                                      half-duplex interface with the half-duplex power-down mode
The AD9865 (or AD9866) transmit path consists of a selectable         enabled. This feature allows the user to set a programmable
digital 2�/4� interpolation filter, a 10-bit or 12-bit TxDAC, and     delay that powers down the TxDAC and IAMP only after the
a current-output amplifier (IAMP) as shown in Figure 59. Note         last Tx input sample has propagated through the digital filter.
that the additional two bits of resolution offered by the AD9866      See the Power Control and Dissipation section for more details.
result in a 10 dB to 12 dB reduction in the pass-band noise
floor. The digital interpolation filter relaxes the Tx analog                                                                           10                                                      2.5
filtering requirements by simultaneously reducing the images                                                                                   WIDE BAND                                        2.0
from the DAC reconstruction process while increasing the                                                                                                                                        1.5
analog filter's transition band. The digital interpolation filter                                                                        0                                                      1.0
can also be bypassed, resulting in lower digital current                                                                                                                                        0.5
consumption.                                                                                                                                                                                    0
                                                                                                                                                                                                �0.5
                                           IOUT_P+                                                                                      �10                                                     �1.0            PASS BAND RESPONSE (dB)
                                                IOUT_P�                                                                                                                                         �1.5
                                                                                                                                        �20                                                     �2.0
                                                                                                                        4493-0-017                                                              �2.5
ADIO[11:6]/    10     2-4X                               IOUT_G+                                                                        �30                                                 2.00
      Tx[5:0]                                                                                                  WIDE BAND RESPONSE (dB)IOUT_N+  PASS BAND
                                                         IOUT_N�
ADIO[11:6]/                                              IOUT_G�                                                                        �40
      Rx[5:0]
                               TxDAC            IAMP                                                                                    �50                �1.0dB @ 0.441 fDATA
TXEN/SYNC                       0 TO �7.5dB  0 TO �12dB
       TXCLK
                                                                                                                                        �60

                      AD9865/AD9866                                                                                                     �70

                                                                                                                                        �80

                  Figure 59. Functional Block Diagram of Tx Path                                                                        �90     0.25 0.50 0.75 1.00 1.25 1.50 1.75                              4493-0-018
                                                                                                                                             0    NORMALIZED FREQUENCY (Relative to fDATA)
DIGITAL INTERPOLATION FILTERS
                                                                                                                                                Figure 60. Frequency Response of 2� Interpolation Filter
The input data from the Tx port can be fed into a selectable                                                                                                         (Normalized to fDATA)
2�/4� interpolation filter or directly into the TxDAC (for a half-
duplex only). The interpolation factor for the digital filter is set                                                                    10                                                                2.5
via SPI Register 0x0C with the settings shown in Table 18. The
maximum input word rate, fDATA, into the interpolation filter is                                                                                WIDE BAND
80 MSPS; the maximum DAC update rate is 200 MSPS. There-
fore, applications with input word rates at or below 50 MSPS                                                                            0                                                                 2.0
can benefit from 4� interpolation, while applications with input
word rates between 50 MSPS and 80 MSPS can benefit from                                                                                 �10                                                               1.5   PASS BAND RESPONSE (dB)
2� interpolation.
                                                                      WIDE BAND RESPONSE (dB)                                           �20                                                               1.0

                                                                                                                                        �30                                                               0.5
                                                                                                                                                             PASS BAND                                    0
                                                                                                                                                                                                          �0.5
                                                                                                                                        �40

                                                                                                                                        �50     �1.0dB @ 0.45 fDATA

                                                                                                                                        �60                                                               �1.0

Table 18. Interpolation Factor Set via SPI Register 0x0C                                                                                �70                                                               �1.5

Bits [7:6]         Interpolation Factor                                                                                                 �80                                                               �2.0

00                 4                                                                                                                    �90                                                    �2.5             4493-0-019
                                                                                                                                             0                                              4.0
01                 2                                                                                                                            0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                                  NORMALIZED FREQUENCY (Relative to fDATA)

10                 1 (half-duplex only)

11                 Do not use                                                     Figure 61. Frequency Response of 4� Interpolation Filter
                                                                                                       (Normalized to fDATA)
The interpolation filter consists of two cascaded half-band filter
stages with each stage providing 2� interpolation. The first          TxDAC AND IAMP ARCHITECTURE
stage filter consists of 43 taps. The second stage filter, operating
at the higher data rate, consists of 11 taps. The normalized          The Tx path contains a TxDAC with a current amplifier, IAMP.
wideband and pass-band filter responses (relative fDATA) for the      The TxDAC reconstructs the output of the interpolation filter
2� and 4� low-pass interpolation filters are shown in Figure 60       and sources a differential current output that can be directed to
and Figure 61, respectively. These responses also include the         an external load or fed into the IAMP for further amplification.
inherent sinc(x) from the TxDAC reconstruction process and            The TxDAC's and IAMPS's peak current outputs are digitally
can be used to estimate any post analog filtering requirements.       programmable over a 0 to -7.5 dB and 0 to -19.5 dB range,
                                                                      respectively, in 0.5 dB increments. Note that this assumes
                                                                      default register settings for Register 0x10 and Register 0x11.

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Applications demanding the highest spectral performance                                                                clearing Bit 0 of Register 0x0E. As a result, the IOUTP pins
and/or lowest power consumption can use the TxDAC output                                                               must remain completely open, if the IAMP is to be used. The
directly. The TxDAC is capable of delivering a peak signal                                                             IAMP contains two sets of current mirrors that are used to
power-up to 10 dBm while maintaining respectable linearity                                                             replicate the TxDAC's current output with a selectable gain. The
performance, as shown in Figure 27 through Figure 38. For                                                              first set of current mirrors is designated as the primary path,
power-sensitive applications requiring the highest Tx power                                                            providing a gain factor of N that is programmable from 0 to 4 in
efficiency, the TxDAC's full-scale current output can be reduced                                                       steps of 1 via Bits 2:0 of Register 0x10 with a default setting of
to as low as 2 mA, and its load resistors sized to provide a                                                           N = 4. Bit 7 of this register must be set to overwrite the default
suitable voltage swing that can be amplified by a low-power op-                                                        settings of this register. This differential path exhibits the best
amp-based driver.                                                                                                      linearity performance (see Figure 42) and is available at the
                                                                                                                       IOUTN+ and IOUTN- pins. The maximum peak current per
Most applications requiring higher peak signal powers (up to                                                           output is 100 mA and occurs when the TxDAC's standing
23 dBm) should consider using the IAMP. The IAMP can be                                                                current, I, is set for 12.5 mA (IOUTFS = 25 mA).
configured as a current source for loads having a well defined
impedance (50  or 75  systems), or a voltage source (with the                                                          The second set of current mirrors is designated as the secon-
addition of a pair of npn transistors) for poorly defined loads                                                        dary path providing a gain factor of G that is programmable
having varying impedance (such as power lines).                                                                        from 0 to 36 via Bits 6:4 of Register 0x10 and Bits 6:0 of Register
                                                                                                                       0x11 with a default setting of G = 12. This differential path is
Figure 62 shows the equivalent schematic of the TxDAC and                                                              intended to be used in the voltage mode configuration to bias
IAMP. The TxDAC provides a differential current output                                                                 the external npn transistors, because it exhibits degraded
appearing at IOUTP+ and IOUTP-. It can be modeled as a                                                                 linearity performance (see Figure 43) relative to the primary
differential current source generating a signal-dependent ac                                                           path. It is capable of sinking up to 180 mA of peak current into
current, when IS has a peak current of I along with two dc                                                             either its IOUTG+ or IOUTG- pins. The secondary path
current sources, sourcing a standing current equal to I. The full-                                                     actually consists of three gain stages (G1, G2, and G3), which
scale output current, IOUTFS, is equal to the sum of these                                                             are individually programmable as shown in Table 19. While
standing current sources (IOUTFS = 2 � I).                                                                             many permutations may exist to provide a fixed gain of G, the
                                                                                                                       linearity performance of a secondary path remains relatively
                               N � (I+I)          N � (I�I)          G � (I+I)          G � (I�I)                      independent of the various individual gain settings that are
                                                                                                                       possible to achieve a particular overall gain factor.
                       TxDAC              IOUTN+             IOUTN�             IOUTG+             IOUTG�
                                                                                                                       Both sets of mirrors sink current, because they originate from
                    I       I                                                                                          NMOS devices. Therefore, each output pin requires a dc current
                                                                                                                       path to a positive supply. Although the voltage output of each
            REFADJ     �IS                                                                                             output pin can swing between 0.5 V and 7 V, optimum ac per-
            REFIO                                                                                                      formance is typically achieved by limiting the ac voltage swing
                                                                                                                       with a dc bias voltage set between 4 to 5 V. Lastly, both the
RSET 0.1�F                                                                                                             standing current, I, and the ac current, IS, from the TxDAC are
                                                                                                                       amplified by the gain factor (N and G) with the total standing
                       IOFF1   IOFF1                         IOFF2 IOFF2                                               current drawn from the positive supply being equal to

I + I IOUTP+                                                                                                                2 � (N = G) � I
I � I IOUTP�
                                                                                                                       Programmable current sources IOFF1 and IOFF2 via Register 0x12
                                          xN                 xN                 xG                 xG                  can be used to improve the primary and secondary path
                                                                                                                       mirrors' linearity performance under certain conditions by
                                          IAMP                                                             4493-0-020  increasing their signal-to-standing current ratio. This feature
                                                                                                                       provides a marginal improvement in distortion performance
               Figure 62. Equivalent Schematic of TxDAC and IAMP                                                       under large signal conditions when the peak ac current of the
                                                                                                                       reconstructed waveform frequently approaches the dc standing
The value of I is determined by the RSET value at the REFADJ                                                           current within the TxDAC (0 to -1 dBFS sine wave) causing the
pin along with the Tx path's digital attenuation setting. With                                                         internal mirrors to turn off. However, the improvement in
0 dB attenuation, the value of I is                                                                                    distortion performance diminishes as the crest factor (peak-to-
                                                                                                                       rms ratio) of the ac signal increases. Most applications can
I = 16 � (1.23/RSET)                                                                                       (1)         disable these current sources (set to 0 mA via Register 0x12) to
                                                                                                                       reduce the IAMP's current consumption.
For example, an RSET value of 1.96 k results in I equal to
10.0 mA with IOUTFS equal to 20.0 mA. Note that the REFIO
pin provides a nominal band gap reference voltage of 1.23 V
and should be decoupled to analog ground via a 0.1 �F
capacitor.

The differential current output of the TxDAC is always con-
nected to the IOUTP pins, but can be directed to the IAMP by

                                                                                                           Rev. A | Page 29 of 48
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Table 19. SPI Registers for TxDAC and IAMP                                                          1:1
                                                                                                                   RL
Address (Hex) Bit Description                                                             RS

0x0E    (0) TxDAC output                                              0.1�F  RSET

0x10    (7) Enable current mirror gain settings

        (6:4) Secondary path first stage gain of 0                           REFIO                  IOUTN+
                 to 4 with  = 1                                                    REFADJ           IOUTG+
                                                                                               IOUT_P+
        (3) Not used                                                                                   IOUT_P�

        (2:0) Primary path NMOS gain of 0 to 4                                                                                                                                      4493-0-021TxDACIAMP
                 with  = 1

0x11    (7) Don't care                                                       0 TO �7.5dB  0 TO �12dB IOUTN�
                                                                                                              IOUTG�
        (6:4) Secondary path second stage gain of
                 0 to 1.5 with  = 0.25

        (3) Not used

        (2:0) Secondary path third stage gain of 0                         Figure 63. TxDAC Output Directly via Center-Tap Transformer
                 to 5 with  = 1
                                                                  The TxDAC is capable of delivering up to 10 dBm peak power
0x12    (6:4) IOFF2, secondary path standing                      to a load, RL. To increase the peak power for a fixed standing
                 current                                          current, one must increase V p-p across IOUTP+ and IOUTP-
                                                                  by increasing one or more of the following parameters: RS, RL (if
        (2:0) IOFF1, primary path standing current                possible), and/or the turns ratio, N, of transformer. For exam-
                                                                  ple, the removal of RS and the use of a 2:1 impedance ratio
Tx PROGRAMMABLE GAIN CONTROL                                      transformer in the previous example results in 10 dBm of peak
                                                                  power capabilities to the load. Note that increasing the power
TxPGA functionality is also available to set the peak output      output capabilities of the TxDAC reduces the distortion per-
current from the TxDAC or IAMP. The TxDAC and IAMP are            formance due to the higher voltage swings seen at IOUTP+ and
digitally programmable via the PGA[5:0] port or SPI over a 0 dB   IOUTP-. See Figure 27 through Figure 38 for performance
to -7.5 dB and 0 dB to -19.5 dB range, respectively, in 0.5 dB    plots on the TxDAC's ac performance. Optimum distortion
increments.                                                       performance can typically be achieved by:

The TxPGA can be considered as two cascaded attenuators with      � Limiting the peak positive VIOUTP+ and VIOUTP- to 0.8 V to
the TxDAC providing 7.5 dB range in 0.5 dB increments, and             avoid onset of TxDAC's output compression. (TxDAC's
the IAMP providing 12 dB range in 6 dB increments. As a                voltage compliance is around 1.2 V.)
result, the IAMP's composite 19.5 dB span is valid only if
Register 0x10 remains at its default setting of 0x44. Modifying   � Limiting V p-p seen at IOUTP+ and IOUTP- to less
this register setting corrupts the LUT and results in an invalid       than 1.6 V.
gain mapping.
                                                                  Applications demanding higher output voltage swings and
TxDAC OUTPUT OPERATION                                            power drive capabilities can benefit from using the IAMP.

The differential current output of the TxDAC is available at the  IAMP CURRENT-MODE OPERATION
IOUTP+ and IOUTP- pins and the IAMP should be disabled
by setting Bit 0 of Register 0x0E. Any load connected to these    The IAMP can be configured for the current-mode operation as
pins must be ground referenced to provide a dc path for the       shown in Figure 64 for loads remaining relatively constant. In
current sources. Figure 63 shows the outputs of the TxDAC         this mode, the primary path mirrors should be used to deliver
driving a doubly terminated 1:1 transformer with its center-tap   the signal-dependent current to the load via a center-tapped
tied to ground. The peak-to-peak voltage, V p-p, across RL (and   transformer, because it provides the best linearity performance.
IOUT+ to IOUT-) is equal to 2 � I � (RL//RS). With I = 10 mA      Because the mirrors exhibit a high output impedance, they can
and RL = RS = 50 , V p-p is equal to 0.5 V with 1 dBm of peak     be easily back-terminated (if required).
power being delivered to RL and 1 dBm being dissipated in RS.
                                                                  For peak signal currents (IOUTPK up to 50 mA), only the
                                                                  primary path mirror gain should be used for optimum
                                                                  distortion performance and power efficiency. The primary
                                                                  path's gain should be set to 4, with the secondary path's gain
                                                                  stages set to 0 (Register 0x10 = 0x84). The TxDAC's standing
                                                                  current, I, can be set between 2.5 mA and 12.5 mA with the
                                                                  IOUTP outputs left open. The IOUTN outputs should be
                                                                  connected to the transformer, with the IOUTG (and IOUTP)

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outputs left open for optimum linearity performance. The                                        IAMP VOLTAGE-MODE OPERATION
transformer1 should be specified to handle the dc standing
current, IBIAS, drawn by the IAMP. Also, because IBIAS remains                                  The voltage-mode configuration is shown in Figure 65. This
signal independent, a series resistor (not shown) can be inserted                               configuration is suited for applications having a poorly defined
between AVDD and the transformer's center-tap to reduce the                                     load that can vary over a considerable range. A low impedance
IAMP's common-mode voltage, VCM, and reduce the power                                           voltage driver can be realized with the addition of two external
dissipation on the IC. The VCM bias should not exceed 5.0 V and                                 RF bipolar npn transistors (Phillips PBR951) and resistors. In
the power dissipated in the IAMP alone is as follows:                                           this configuration, the current mirrors in the primary path
                                                                                                (IOUTN outputs) feed into scaling resistors, R, generating a
PIAMP = 2 � (N + G) � I � VCM                                                              (2)  differential voltage into the bases of the npn transistors. These
                                                                                                transistors are configured as source followers with the secon-
0.1�F  RSET                                          AVDD                                       dary path current mirrors appearing at IOUTG+ and IOUTG-
                                                                                                providing a signal-dependent bias current. Note that the
                                                                                                IOUTP outputs must remain open for proper operation.

                                              0.1�F  IBIAS = 2 � (N+G) � 1
                               IOUTN+                 T:1

                               IOUTG+
REFIO                                                                                           0.1�F   RSET
      REFADJ
                      IOUT_P+                                                                                                                                    AVDD
                               IOUT_P�
                                                                                                                                                 R            R  DUAL NPN
                                                                                                                                                                                  4493-0-022IOUTN+PHILLIPS PBR951
                                                                                                                                                                                               REFIO
                                                                                                                                                                                                      REFADJTxDACIAMPIOUTPKRLIOUTG+RS 0.1�F
                                                                                                                                                                                                                 IOUT_P+0 TO �7.5dB
                                                                                                                                                                                                                         IOUT_P�IOUTPK

                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             4493-0-023
                         0 TO �12dB IOUTN�                                                              TxDAC             IAMP                                   AVDD             TO LOAD
                                             IOUTG�                                                          0 TO �7.5dB                                               RS 0.1�F
                                                            IOUTPK = (N+G) � 1                                            0 TO �12dB IOUTN�
                                                            P_OUTPK = (IOUTPK)2 � T2 � RL                                                     IOUTG�

                         Figure 64. Current-Mode Operation                                                              Figure 65. Voltage-Mode Operation

A step-down transformer1 with a turn ratio, T, can be used to                                   The peak differential voltage signal developed across the npn's
increase the output power, P_OUT, delivered to the load. This                                   bases is as follows:
causes the output load, RL, to be reflected back to the IAMP's
differential output by T2, resulting in a larger differential voltage                           VOUTPK = R � (N � I)                                                              (4)
swing seen at the IAMP's output. For example, the IAMP can
deliver 24 dBm of peak power to a 50  load, if a 1.41:1 step-                                   where:
down transformer is used. This results in 5 V p-p voltage swings
appearing at IOUTN+ and IOUTN- pins. Figure 42 shows how                                        N is the gain setting of the primary mirror.
the third order intercept point, OIP3, of the IAMP varies as a
function of common-mode voltage over a 2.5 MHz to 20.0 MHz                                      I is the standing current of the TxDAC defined in Equation 1.
span with a 2-tone signal having a peak power of approximately
24 dBm with IOUTPK = 50 mA.                                                                     The common-mode bias voltage seen at IOUTN+ and IOUTN-
                                                                                                is approximately AVDD - VOUTPK, while the common-mode
For applications requiring an IOUTPK exceeding 50 mA, set the                                   voltage seen at IOUTG+ and IOUTG- is approximately the
secondary's path to deliver the additional current to the load.                                 npn's VBE drop below this level (AVDD - VOUTPK - 0.65). In
IOUTG+ and IOUTN+ should be shorted as well as IOUTG-                                           the voltage-mode configuration, the total power dissipated
and IOUTN-. If IOUTPK represents the peak current to be                                         within the IAMP is as follows :
delivered to the load, then the current gain in the secondary
path, G, can be set by the following equation:                                                  PIAMP = 2 � I � {(AVDD - VOUTPK) � N

                                                                                                + (AVDD - VOUTPK - 0.65) � G}                                                     (5)

G = IOUTPK/12.5 - 4                                                                        (3)  The emitters of the npn transistors are ac-coupled to the trans-
                                                                                                former1 via a 0.1 �F blocking capacitor and series resistor of 1
The linearity performance becomes limited by the secondary                                      to 2 . Note that protection diodes are not shown for clarity
mirror path's distortion.                                                                       purposes, but should be considered if interfacing to a power or
                                                                                                phone line.

1 The B6080 and BX6090 transformers from Pulse Engineering are worthy of                        The amount of standing and signal-dependent current used to
consideration for current and voltage modes.                                                   bias the npn transistors depends on the peak current, IOUTPK,
                                                                                                required by the load. If the load is variable, determine the worst
                                                                                                case, IOUTPK, and add 3 mA of margin to ensure that the npn
                                                                                                transistors remain in the active region during peak load

                                                               Rev. A | Page 31 of 48
AD9865

currents. The gain of the secondary path, G, and the TxDAC's              100
standing current, I, can be set using the following equation:
                                                                            90
IOUTPK + 3 mA = G � I  (6)
                                                                            80
The voltage output driver exhibits a high output impedance if       ISUPPLY (mA)
the bias currents for the npn transistors are removed. This                 70
feature is advantageous in half-duplex applications (for                                                                                    04493-0-064
example, power lines) in which the Tx output driver must go                 60
into a high impedance state while in Rx mode. If the AD9865 is                                    IAMPN OUTPUT
configured for the half-duplex mode (MODE = 0), the IAMP,
TxDAC, and interpolation filter are automatically powered                   50
down after a Tx burst (via TXEN), thus placing the Tx driver
into a high impedance state while reducing its power                        40
consumption.                                                                                                              TxDACs AVDD

IAMP CURRENT CONSUMPTION CONSIDERATIONS                                     30ISUPPLY (mA)

The Tx path's analog current consumption is an important                    20                                                              04493-0-065
consideration when determining its contribution to the overall
on-chip power dissipation. This is especially the case in full-             10
duplex applications, where the power dissipation can exceed the                1 2 3 4 5 6 7 8 9 10 11 12 13
maximum limit of 1.66 W, if the IAMP's IOUTPK is set to high.                                                            I (mA)
The analog current consumption includes the TxDAC's analog
supply (Pin 43) along with the standing current from the IAMP's     Figure 66. Current Consumption of TxDAC and IAMP in Current-Mode
outputs. Equation 2 and Equation 5 can be used to calculate the               Operation with IOUTN Only (Default IAMP Settings)
power dissipated in the IAMP for the current and voltage mode
configuration. Figure 66 shows the current consumption for the            150
TxDAC and IAMP as a function of the TxDAC's standing current,             140
I, when only the IOUTN outputs are used. Figure 67 shows the              130
current consumption for the TxDAC and IAMP as a function of
the TxDAC's standing current, I, when the IOUTN and IOUTG                                                                 IOUTG OUTPUT
outputs are used. Both figures are with the default current mirror        120
gain settings of N = 4 and G = 12.                                        110
                                                                          100

                                                                            90
                                                                            80
                                                                            70
                                                                            60
                                                                            50

                                                                                                        TxDAC AVDD
                                                                            40
                                                                            30

                                                                                                                                IOUTN OUTPUT
                                                                            20
                                                                            10

                                                                              1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5 7.0
                                                                                                                         I (mA)

                                                                    Figure 67. Current Consumption of TxDAC and IAMP in Current-Mode
                                                                              Operation with IOUTN Only (Default IAMP Settings)

                       Rev. A | Page 32 of 48
                                                                                                                                                            AD9865

RECEIVE PATH                                                                                      does not get amplified with high RxPGA gain settings,
                                                                                                  potentially exceeding the ADC input range.
The receive path block diagram for the AD9865 (or AD9866) is
shown in Figure 68. The receive signal path consists of a 3-stage                                 To limit the RxPGA's self-induced input offset, an offset
RxPGA, a 3-pole programmable LPF, and a 10-bit (or 12-bit)                                        cancellation loop is included. This cancellation loop is auto-
ADC. Note that the additional two bits of resolution offered by                                   matically performed upon power-up and can also be initiated
the AD9866 result in a 3 dB to 5 dB lower noise floor depending                                   via SPI. During calibration, the RxPGA's first stage is internally
on the RxPGA gain setting and LPF cutoff frequency. Also working                                  shorted, and each gain stage set to a high gain setting. A digital
in conjunction with the receive path is an offset correction circuit.                             servo loop slaves a calibration DAC, which forces the Rx input
These blocks are discussed in detail in the following sections.                                   offset to be within �32 LSB for this particular high gain setting.
Note that the power consumption of the RxPGA can be modified                                      Although the offset varies for other gain settings, the offset is
via Register 0x13 as discussed in the Power Control and                                           typically limited to �5% of the ADC's 2 V input span. Note that
Dissipation section.                                                                              the offset cancellation circuitry is intended to reduce the voltage
                                                                                                  offset attributed to only the RxPGA's input stage, not any dc
ADIO[11:6]/                          CLK                                    CLKOUT_1              offsets attributed to an external source.
      Tx[5:0]                        SYN.                                   CLKOUT_2
                                                                            OSCIN
ADIO[11:6]/                                    2M CLK                       XTAL                  The gain of the RxPGA should be set to minimize clipping of
      Rx[5:0]                               MULTIPLIER                                            the ADC while utilizing most of its dynamic range. The maxi-
                                                                            RX+                   mum peak-to-peak differential voltage that does not result in
RXEN/SYNC      10/12                                                        RX�                   clipping of the ADC is shown in Figure 69. While the graph
       RXCLK                                                                                      suggests that maximum input signal for a gain setting of -12 dB
                               ADC    SPGA          2-POLE          1-POLE                        is 8.0 V p-p, the maximum input voltage into the PGA should
                             80MSPS                   LPF             LPF                         be limited to less than 6 V p-p to prevent turning on ESD protec-
                                                                                                  tion diodes. For applications having higher maximum input
                                     0 TO 6dB �6 TO 18dB �6 TO 24dB                               signals, consider adding an external resistive attenuator network.
                                                                                                  While the input sensitivity of the Rx path is degraded by the
                                      = 1dB  = 6dB           = 6dB                                amount of attenuation on a dB-to-dB basis, the low noise
                                                                                                  characteristics of the RxPGA provide some design margin such
PGA[5:0]       6               GAIN                                                               that the external line noise remains the dominant source.
  SPORT                      MAPPING
               4 REGISTER
                    CONTROL      LUT

                                            AD9865/AD9866                             4493-0-024

                 Figure 68. Functional Block Diagram of Rx Path                                   FULL-SCALE PEAK-TO-PEAK INPUT SPAN (V)  8.0000

RX PROGRAMMABLE GAIN AMPLIFIER                                                                                                            4.0000

The RxPGA has a digitally programmable gain range from                                                                                    2.0000
-12 dB to +48 dB with 1 dB resolution via a 6-bit word. Its
purpose is to extend the dynamic range of the Rx path such that                                                                           1.0000
the input of the ADC is presented with a signal that scales
within its fixed 2 V input span. There are multiple ways of                                                                               0.5000
setting the RxPGA's gain as discussed in the RxPGA Control
section, as well as an alternative 3-bit gain mapping having a                                                                            0.2500
range of -12 dB to +36 dB with 8 dB resolution.
                                                                                                                                          0.1250
The RxPGA is comprised of two sections: a continuous time
PGA (CPGA) for course gain and a switched capacitor PGA                                                                                   0.0625
(SPGA) for fine gain resolution. The CPGA consists of two
cascaded gain stages providing a gain range from -12 dB to                                                                                0.0312                                                        04493-0-031
+42 dB with 6 dB resolution. The first stage features a low noise
preamplifier (< 3.0 nV/rtHz), thereby eliminating the need for                                                                            0.0156            6 12 18 24 30 36 42 48
an external preamplifier. The SPGA provides a gain range from                                                                                                          GAIN (dB)
0 dB to 6 dB with 1 dB resolution. A look-up table (LUT) is                                                                               0.0100
used to select the appropriate gain setting for each stage.                                                                                       �12 �6 0

The nominal differential input impedance of the RxPGA input                                                                               Figure 69. Maximum Peak-to-Peak Input vs. RxPGA Gain Setting
appearing at the device RX+ and RX- input pins is 400 //4 pF                                                                                              that Does Not Result in ADC Clipping
(�20%) and remains relatively independent of gain setting. The
PGA input is self-biased at a 1.3 V common-mode level allowing
maximum input voltage swings of �1.5 V at RX+ and RX-. AC
coupling the input signal to this stage via coupling capacitors
(0.1 �F) is recommended to ensure that any external dc offset

                                                                            Rev. A | Page 33 of 48
AD9865

LOW-PASS FILTER                                                                                      0.25                                                     1.30

The low-pass filter (LPF) provides a third order response with a                                                       0                                      1.25
cutoff frequency that is typically programmable over a 15 MHz
to 35 MHz span. Figure 68 shows that the first real pole is im-                                                           NORMALIZED GAIN RESPONSE            1.20
plemented within the first CPGA gain stage, and the complex
pole pair is implemented in the second CPGA gain stage.                                              �0.25
Capacitor arrays are used to vary the different R-C time con-
stants within these two stages in a manner that changes the                                          �0.50                                                    1.15                                                       NORMALIZED GROUP DELAY
cutoff frequency while preserving the normalized frequency                                                                                                                                                                  TIME RESPONSE (GDT)
response. Because absolute resistor and capacitor values are                                         �0.75                                                    1.10
process-dependent, a calibration routine lasting less than 100 �s
automatically occurs each time the target cutoff frequency                                           �1.00                                                    1.05
register (Register 0x08) is updated, ensuring a repeatable cutoff
frequency from device to device.                                                          GAIN (dB)  �1.25                                                    1.00

Although the default setting specifies that the LPF be active, it                                    �1.50                                                    0.95
can also be bypassed providing a nominal f-3 dB of 55 MHz.
Table 20 shows the SPI registers pertaining to the LPF.                                              �1.75                                                    0.90

                                                                                                     �2.00                                                    0.85

                                                                                                     �2.25                                                    0.80

                                                                                                     �2.50 NORMALIZED GROUP DELAY                             0.75

                                                                                                     �2.75                                                    0.70

                                                                                                     �3.00                                                                                                         0.65                          4493-0-026
                                                                                                            0                  0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

                                                                                                                                                 NORMALIZED FREQUENCY

Table 20. SPI Registers for Rx Low-Pass Filter                                              Figure 71. LPF's Normalized Pass-Band Gain and Group Delay Responses

Address (Hex)                Bit        Description                                       The -3 dB cut-off frequency, f-3 dB, is programmable by writing
                                                                                          an 8-bit word, referred to as the target, to Register 0x08. The
0x07                         (0)        Enable Rx LPF                                     cutoff frequency is a function of the ADC sample rate, fADC, and
                                                                                          to a lesser extent, the RxPGA gain setting (in dB). Figure 72
                                                                                          shows how the frequency response, f-3 dB, varies as a function of
                                                                                          the RxPGA gain setting.

0x08                         (7:0)      Target value                                                                      3

                                                                                                                                                    �6dB GAIN

                                                                                                                                                    0dB GAIN

The normalized wideband gain response is shown in Figure 70.                                                              0                         +6dB GAIN
The normalized pass-band gain and group delay responses are
shown in Figure 71. The normalized cutoff frequency, f-3 dB,                                                                                        +18dB GAIN
results in -3 dB attenuation. Also, the actual group delay time
(GDT) response can be calculated given a programmed cutoff                                                                                          +30dB GAIN
frequency using the following equation:
                                                                                                     FUNDAMENTAL (dB)     �3                        +42dB GAIN

                                                                                                                          �6

                                                                                                                          �9

Actual GDT = Normalized GDT/(2.45 � f-3dB)                                           (7)                               �12

           5                                                                                                           �15

           0                                                                                                           �18     5 10 15 20 25 30 35 40 45 50                                                              4493-0-027
                                                                                                                            0                   INPUT FREQUENCY (MHz)

           �5

           �10                                                                                                            Figure 72. Effects of RxPGA Gain on LPF Frequency Response
                                                                                                                                    (f-3 dB = 32 MHz (@ 0 dB and fADC = 80 MSPS)
GAIN (dB)
           �15                                                                            The following formula1 can be used to estimate f-3 dB for a
                                                                                          RxPGA gain setting of 0 dB:
           �20

           �25                                                                                               f-3dB_0dB = (128/target) � (fADC/80) �(fADC/30 + 23.83) f (8)

           �30                                                                            Figure 73 compares the measured and calculated f-3 dB using this
                                                                                          formula.
           �35                                                           4493-0-025
                0  0.5  1.0  1.5        2.0     2.5                 3.0

                             FREQUENCY

                Figure 70. LPF's Normalized Wideband Gain Response                        1 Empirically derived for a f-3 dB range of 15 MHz to 35 MHz and fADC of 40 MSPS
                                                                                           to 80 MSPS with an RxPGA = 0 dB.

                                                                                     Rev. A | Page 34 of 48
35                                                                                                                                                                                                                  AD9865

33                                                                                                                                                                               ANALOG-TO-DIGITAL CONVERTER (ADC)

31                                                                                                                                                                               The AD9865 features a 10-bit analog-to-digital converter
                                                                                                                                                                                 (ADC) capable of up to 80 MSPS. Referring to Figure 68, the
29                                                                                                                                                                               ADC is driven by the SPGA stage, which performs both the
FREQUENCY (MHz)                                                                                                                                                                  sample-and-hold and the fine gain adjust functions. A buffer
27                                                                                                                                                                               amplifier (not shown) isolates the last CPGA gain stage from
                                                                                                                                                                4493-0-028       the dynamic load presented by the SPGA stage. The full-scale
25    80 MSPS MEASURED                                                                                                                                                           input span of the ADC is 2 V p-p, and depending on the PGA
                                                                                                                                                                                 gain setting, the full-scale input span into the SPGA is
23    80 MSPS CALCULATED                                                                                                                                                         adjustable from 1 V to 2 V in 1 dB increments.

21                                                                                                                                                                               A pipelined multistage ADC architecture is used to achieve high
                                                                                                                                                                                 sample rates while consuming low power. The ADC distributes
19                                                                                                                                                                               the conversion over several smaller A/D subblocks, refining the
17 50 MSPS MEASURED                                                                                                                                                              conversion with progressively higher accuracy as it passes the
                                                                                                                                                                                 results from stage to stage on each clock edge. The ADC typi-
      50 MSPS CALCULATED                                                                                                                                                         cally performs best when driven internally by a 50% duty cycle
15                                                                                                                                                                               clock. This is especially the case when operating the ADC at
                                                                                                                                                                                 high sample rate (55 MSPS to 80 MSPS) and/or lower internal
  48 64 80 96 112 128 144 160 176 192 208 224                                                                                                                                    bias levels, which adversely affect interstage settling time
                         TARGET-DECIMAL EQUIVALENT                                                                                                                               requirements.

            Figure 73. Measured and Calculated f-3 dB vs. Target Value                                                                                                           The ADC sampling clock path also includes a duty cycle
                           for fADC = 50 MSPS and 80 MSPS                                                                                                                        restorer circuit, which ensures that the ADC gets a near 50%
                                                                                                                                                                                 duty cycle clock even when presented with a clock source with
The following scaling factor can be applied to the previous                                                                                                                      poor symmetry (35/65). This circuit should be enabled if the
formula to compensate for the RxPGA gain setting on f-3 dB:                                                                                                                      ADC sampling clock is a buffered version of the reference signal
                                                                                                                                                                                 appearing at OSCIN (see the Clock Synthesizer section), and if
Scale Factor = 1 - (RxPGA in dB)/382                                                                                                                                        (9)  this reference signal is derived from an oscillator or crystal
                                                                                                                                                                                 whose specified symmetry cannot be guaranteed to be within
This scaling factor reduces the calculated f-3 dB as the RxPGA is                                                                                                                45/55 (or 55/45). This circuit can remain disabled if the ADC
increased. Applications that need to maintain a minimum cut-                                                                                                                     sampling clock is derived from a divided down version of the
off frequency, f-3 , dB_MIN for all RxPGA gain settings should first                                                                                                             clock synthesizer's VCO, because this clock is near 50%.
determine the scaling factor for the highest RxPGA gain setting
to be used. Next, the f-3 dB_MIN should be divided by this scale                                                                                                                 The ADC's power consumption can be reduced by 25 mA, with
factor to normalize to the 0 dB RxPGA gain setting (f-3 dB_0 dB).                                                                                                                minimal effect on its performance, by setting Bit 4 of Register
Equation 8 can then be used to calculate the target value.                                                                                                                       0x07. Alternative power bias settings are also available via
                                                                                                                                                                                 Register 0x13, as discussed in the Power Control and
The LPF frequency response shows a slight sensitivity to                                                                                                                         Dissipation section. Lastly, the ADC can be completely powered
temperature, as shown in Figure 74. Applications sensitive to                                                                                                                    down for half-duplex operation, further reducing the AD9865's
temperature drift can recalibrate the LPF by rewriting the target                                                                                                                peak power consumption.
value to Register 0x08.

35

30

FREQUENCY (MHz)FOUT ACTUAL 80MHz AND �40�C

                                                                                                                                                           4493-0-029
25    FOUT ACTUAL 80MHz AND +25�C

      FOUT ACTUAL 80MHz AND +85�C

20

15    112 128 144 160 176 192 208 224 240
  96               TARGET-DECIMAL EQUIVALENT

Figure 74. Temperature Drift of f-3 dB for fADC = 80 MSPS and RxPGA = 0 dB

                                                                                                                                                                       Rev. A | Page 35 of 48
AD9865

                    REFT                                                                               Table 21. SPI Registers for Rx ADC

                           C3                                                                          Address (Hex)  Bit Description
                           0.1�F
                TO  C1            C2                                                                   0x04           (5)  Duty cycle restore circuit
              ADCs  0.1�F         10�F
                                                                                                                      (4)  ADC clock from PLL

                    REFB   C4                                                                          0x07           (4)  ADC low power mode
                           0.1�F
                                                                                                       0x13           (2:0) ADC power bias adjust
        1.0V

                                                        TOP04493-0-066                                 AGC TIMING CONSIDERATIONS
                                                       VIEW
                                                                                                       When implementing a digital AGC timing loop, it is important
                                                                                                   C3  to consider the Rx path latency and settling time of the Rx path
                                                                                   C1                  in response to a change in gain setting. Figure 21 and Figure 24
                                                                                                       show the RxPGA's settling response to a 60 dB and 5 dB change
                                                                                        C4             in gain setting when using the Tx[5:0] or PGA[5:0] port. While
                                                                                               C2      the RxPGA settling time may also show a slight dependency on
                                                                                                       the LPF's cut-off frequency, the ADC's pipeline delay along with
                     Figure 75. ADC Reference and Decoupling                                           the ADIO bus interface presents a more significant delay. The
                                                                                                       amount of delay or latency is dependent on whether a half-or
The ADC has an internal voltage reference and reference ampli-                                         full-duplex is selected. An impulse response at the RxPGA's
fier as shown in Figure 75. The internal band gap reference                                            input can be observed after 10.0 ADC clock cycles (1/fADC) in
generates a stable 1 V reference level that is converted to a dif-                                     the case of a half-duplex interface, and 10.5 ADC clock cycles in
ferential 1 V reference centered about mid-supply (AVDD/2).                                            the case of a full-duplex interface. This latency, along with the
The outputs of the differential reference amplifier are available                                      RxPGA settling time, should be considered to ensure stability of
at the REFT and REFB pins and must be properly decoupled for                                           the AGC loop.
optimum performance. The REFT and REFB pins are conven-
iently situated at the corners of the CSP package such that C1
(0603 type) can be placed directly across its pins. C3 and C4 can
be placed underneath C1, and C2 (10 �F tantalum) can be
placed furthest from the package.

                                               Rev. A | Page 36 of 48
                                                                                                                                     AD9865

CLOCK SYNTHESIZER                                                                                (fDAC). The first option is the default setting and most desirable
                                                                                                 if fOSCIN is equal to the ADC sample rate, fADC. This option
The AD9865 generates all its internal sampling clocks, as well as                                typically results in the best jitter/phase noise performance for
two user-programmable clock outputs appearing at CLKOUT1                                         the ADC sampling clock. The second option is suitable in cases
and CLKOUT2, from a single reference source as shown in                                          where fOSCIN is a factor of 2 or 4 less than the fADC. In this case,
Figure 76. The reference source can be either a fundamental                                      the divider ratio, N, is chosen such that the divided down VCO
frequency or an overtone quartz crystal connected between                                        output is equal to the ADC sample rate, as shown in the
OSCIN and XTAL with the parallel resonant load components                                        following equation:
as specified by the crystal manufacturer. It can also be a TTL-
level clock applied to OSCIN with XTAL left unconnected.                                               fADC = fDAC/2N                                                      (12)

The data rate, fDATA, for the Tx and Rx data paths must always be                                where N = 0, 1, or 2.
equal. Therefore, the ADC's sample rate, fADC, is always equal to
fDATA while the TxDAC update rate is a factor of 1, 2, or 4 of                                   Figure 77 shows the degradation in phase noise performance
fDATA, depending on the interpolation factor selected. The data
rate refers to the word rate and should not be confused with the                                 imparted onto the ADC's sampling clock for different VCO
nibble rate in full-duplex interface.
                                                                                                 output frequencies. In this case, a 25 MHz, 1 V p-p sine wave

                                                                                                 was used to drive OSCIN, and the PLL's M and N factors were

                                                                                                 selected to provide an fADC of 50 MHz for VCO operating

       XTAL   XTAL                                                   �2N  TO ADC                 frequencies of 50, 100, and 200 MHz. The RxPGA input was
C1 C2        OSCIN                        2M CLK                          TO TxDAC
                                      MULTIPLIER                                                 driven with a near full-scale, 12.5 MHz input signal with a gain
             CLKOUT2
             CLKOUT1      �2L                                                                    setting of 0 dB. Operating the VCO at the highest possible

                          �2R                                                                    frequency results in the best narrow and wideband phase noise

                                                                                    04493-0-030  characteristics. For comparison purposes, the clock source for

                                                                                                 the ADC was taken directly from OSCIN when driven by a

                    Figure 76. Clock Oscillator and Synthesizer                                  50 MHz square wave.

The 2M CLK multiplier contains a PLL (with integrated loop                                             0
filter) and VCO capable of generating an output frequency that
is a multiple of 1, 2, 4, or 8 of its input reference frequency,                                                        DIRECT
fOSCIN, appearing at OSCIN. The input frequency range of fOSCIN
is between 20 MHz and 80 MHz, while the VCO can operate                                                �10              VCO = 50MHz
over a 40 MHz to 200 MHz span. For the best phase noise/jitter
characteristics, it is advisable to operate the VCO with a fre-                                        �20              VCO = 100MHz
quency between 100 MHz and 200 MHz. The VCO output
drives the TxDAC directly such that its update rate, fDAC, is                                                           VCO = 200MHz
related to fOSCIN by the following equation:
                                                                                                       �30

                                                                                                       �40

                                                                                                 dBFS  �50

                                                                                                       �60

                                                                                                       �70

                                                                                                       �80

                                                                                                       �90

                                                                                                       �100                                                   04493-0-067

fDAC = 2M � fOSCIN                                                        (10)                         �110
                                                                                                            2.5 4.5 6.5 8.5 10.5 12.5 14.5 16.5 18.5 20.5 22.5
where M = 0, 1, 2, or 3.                                                                                                                      FREQUENCY (MHz)

M is the PLL's multiplication factor set in Register 0x04. The                                   Figure 77. Comparison of Phase Noise Performance when ADC Clock Source
value of M is determined by the Tx path's word rate, fDATA, and                                                 is Derived from Different VCO Output Frequencies
digital interpolation factor, F, as shown in the following
equation:                                                                                        The CLK synthesizer also has two clock outputs appearing at
                                                                                                 CLKOUT1 and CLKOUT2. They are programmable via
M = log2 (F � fDATA/fOSCIN)                                               (11)                   Register 0x06. Both outputs can be inverted or disabled. The
                                                                                                 voltage levels appearing at these outputs are relative to DRVDD
Note: if the reference frequency appearing at OSCIN is chosen                                    and remain active during a hardware or software reset. Table 22
to be equal to the AD9865's Tx and Rx path's word rate, then M                                   shows the SPI registers pertaining to the clock synthesizer.
is simply equal to log2(F).
                                                                                                 CLKOUT1 is a divided version of the VCO output and can be
The clock source for the ADC can be selected in Register 0x04                                    set to be a submultiple integer of fDAC (fDAC/2R, where R = 0, 1, 2,
as a buffered version of the reference frequency appearing at                                    or 3). Because this clock is actually derived from the same set of
OSCIN (default setting) or a divided version of the VCO output                                   dividers used within the PLL core, it is phase-locked to them
                                                                                                 such that its phase relationship relative to the signal appearing

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AD9865                                                            Table 22. SPI Registers for CLK Synthesizer

at OSCIN (or RXCLK) can be determined upon power up. Also,        Address (Hex)  Bit Description
this clock has near 50% duty cycle, because it is derived from
the VCO. As a result, CLKOUT1 should be selected before           0x04           (4) ADC CLK from PLL
CLKOUT2 as the primary source for system clock distribution.
                                                                                 (3:2) PLL divide factor (P)
CLKOUT2 is a divided version of the reference frequency, fOSCIN,
and can be set to be a submultiple integer of fOSCIN (fOSCIN/2L,                 (1:0) PLL multiplication factor (M)
where L = 0, 1, or 2). With L set to 0, the output of CLKOUT2 is
a delayed version of the signal appearing at OSCIN, exhibiting    0x06           (7:6) CLKOUT2 divide number
the same duty cycle characteristics. With L set to 1 or 2, the
output of CLKOUT2 is a divided version of the OSCIN signal,                      (5) CLKOUT2 invert
exhibiting a near 50% duty cycle, but without having a determi-
nistic phase relationship relative to CLKOUT1 (or RXCLK).                        (4) CLKOUT2 disable

                                                                                 (3:2) CLKOUT1 divide number

                                                                                 (1) CLKOUT1 invert

                                                                                 (0) CLKOUT1 disable

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                                                                                AD9865

POWER CONTROL AND DISSIPATION                                                  HALF-DUPLEX POWER SAVINGS

POWER-DOWN                                                                     Significant power savings can be realized in applications having
                                                                               a half-duplex protocol allowing only the Rx or Tx path to be
The AD9865 provides the ability to control the power-on state                  operational at any instance. The power savings method depends
of various functional blocks. The state of the PWRDWN pin                      on whether the AD9865 is configured for a full- or half-duplex
along with the contents of Register 0x01 and Register 0x02                     interface. Functional blocks having fast power on/off times for
allow two user-defined power settings that are pin selectable.                 the Tx and Rx path are controlled by the following bits:
The default settings1 are such that Register 0x01 has all blocks               TxDAC/IAMP, TX Digital, ADC, and RxPGA.
powered on (all bits 0), while Register 0x02 has all blocks
powered down excluding the PLL such that the clock signal                      In the case of a full-duplex digital interface (MODE = 1), one
remains available at CLKOUT1 and CLKOUT2. When the                             can set Register 0x01 to 0x60 and Register 0x02 to Register 0x05
PWRDWN pin is low, the functional blocks corresponding to                      (or vice versa) such that the AD9865's Tx and Rx path are never
the bits in Register 0x01 are powered down. When the                           powered on simultaneously. The PWRDWN pin can then be
PWRDWN is high, the functional blocks corresponding to the                     used to control which path is powered on, depending on the
bits in Register 0x02 are powered down. PWRDWN                                 burst type. During a Tx burst, the Rx path's PGA and ADC
immediately affects the designated functional blocks with                      blocks can typically be powered down within 100 ns, while the
minimum digital delay.                                                         Tx paths DAC, IAMP, and digital filter blocks are powered up
                                                                               within 0.5 �s. For an Rx burst, the Tx path's can be powered
Table 23. SPI Registers Associated with Power-Down and                         down within 100 ns, while the Rx circuitry is powered up
                                                                               within 2 �s.
Half-Duplex Power Savings
                                                                               Setting the TXQUIET pin low allows it to be used with the full-
Address (Hex) Bit Description Comments                                         duplex interface to quickly power down the IAMP and disable
                                                                               the interpolation filter. This is meant to maintain backward
0x01  (7) PLL              PWRDWN = 0.                                         compatibility with the AD9875/AD9876 MxFEs with the excep-
                                                                               tion that the TxDAC remains powered, if its IOUTP outputs are
      (6) TxDAC/IAMP                                                           used. In most applications, the interpolation filter needs to be
                                                                               flushed with 0s before or after being powered down. This
      (5) TX Digital       Default setting is all                              ensures that upon power-up, the TxDAC (and IAMP) have a
      (4) REF              functional blocks                                   negligible differential dc offset, thus preventing spectral splatter
      (3) ADC CML          powered on.                                         due to an impulse transient.

      (2) ADC                                                                  Applications using a half-duplex interface (MODE = 0) can
                                                                               benefit from an additional power savings feature made available
      (1) PGA BIAS                                                             in Register 0x03. This register is effective only for a half-duplex
                                                                               interface. Besides providing power savings for half-duplex
      (0) RxPGA                                                                applications, this feature allows the AD9865 to be used in
                                                                               applications that need only its Rx (or Tx) path functionality
0x02  (7) PLL              PWRDWN = 1.                                         through pin-strapping, making a serial port interface (SPI)
                                                                               optional. This feature also allows the PWRDWN pin to retain
      (6) TxDAC/IAMP                                                           its default function as a master power control, as defined in
                                                                               Table 10.
      (5) TX Digital       Default setting is all
      (4) REF              functional blocks                                   The default settings for Register 0x03 provide fast power control
      (3) ADC CML          powered off                                         of the functional blocks in the Tx and Rx signal paths (outlined
      (2) ADC              excluding PLL.                                      above) using the TXEN pin. The TxDAC still remains powered
                                                                               on in this mode, while the IAMP is powered down. Significant
      (1) PGA BIAS                                                             current savings are typically realized when the IAMP is
                                                                               powered down.
      (0) RxPGA

0x03  (7:3) Tx OFF Delay Half-duplex power
       (2) Rx PWRDWN savings.

                via TXEN

      (1) Enable Tx
               PWRDWN

      (0) Enable Rx
               PWRDWN

1 With MODE = 1 and CONFIG =1, Reg. 0x02 default settings are with all blocks  For a Tx burst, the falling edge of TXEN is used to generate an
powered off, with RXCLK providing a buffered version of the signal            internal delayed signal for powering down the Tx circuitry.
appearing at OSCIN. This setting results in the lowest power consumption      Upon receipt of this signal, power-down of the Tx circuitry
upon power-up, while still allowing AD9865 to generate the system clock via
a crystal.

                                                        Rev. A | Page 39 of 48
AD9865                                                                       55IAVDDTxDAC (mA)
                                                                             50
occurs within 100 ns. The user-programmable delay for the Tx                 45                                                                                           04493-0-068
path power-down is meant to match the pipeline delay of the                  40
last Tx burst sample such that power-down of the TxDAC and                   35
IAMP does not impact its transmission. A 5-bit field in Register 0x03        30
sets the delay from 0 to 31 TXCLK clock cycles, with the default             25
being 31 (0.62 �s with fTXCLK = 50 MSPS). The digital interpolation          20
filter is automatically flushed with midscale samples prior to               15
power-down, if the clock signal into the TXCLK pin is present                10
for 33 additional clock cycles after TXEN returns low. For an Rx
burst, the rising edge of TXEN is used to generate an internal                   0 1 2 3 4 5 6 7 8 9 10 11 12 13
signal (with no delay) that powers up the Tx circuitry within 0.5 �s.                                                ISTANDING (mA)

The Rx path power-on/power-off can be controlled by either             Figure 78. Reduction in TxDAC's Supply Current vs. Standing Current
TXEN or RXEN by setting Bit 2 of Register 0x03. In the default
setting, the falling edge of TXEN powers up the Rx circuitry                            65
within 2 �s, while the rising edge of TXEN powers down the Rx
circuitry within 0.5 �s. If RXEN is selected as the control signal,                     60
then its rising edge powers up the Rx circuitry and the falling                                     4� INTERPOLATION
edge powers it down. To disable the fast power-down of the Tx
and/or Rx circuitry, set Bit 1 and/or Bit 0 to 0.                                       55

POWER REDUCTION OPTIONS                                                                 50

The power consumption of the AD9865 can be significantly               IDVDD (mA)       45
reduced from its default setting by optimizing the power
consumption versus performance of the various functional                                40
blocks in the Tx and Rx signal path. On the Tx path, minimum                                                                                        2� INTERPOLATION
power consumption is realized when the TxDAC output is used
directly and its standing current, I, is reduced to as low as 1 mA.                     35
Although a slight degradation in THD performance results at
reduced standing currents, it often remains adequate for most                           30
applications, because the op amp driver typically limits the                                                             1� (HALF-DUPLEX ONLY)
overall linearity performance of the Tx path. The load resistors
used at the TxDAC outputs (IOUTP+ and IOUTP-) can be                                    25
increased to generate an adequate differential voltage that can
be further amplified via a power efficient op-amp-based driver                          20                                                                                04493-0-069
solution. Figure 78 shows how the supply current for the
TxDAC (Pin 43) is reduced from 55 mA to 14 mA as the                                    15
standing current is reduced from 12.5mA to 1.25 mA. Further                             20  30  40                    50  60                    70                    80
Tx power savings can be achieved by bypassing or reducing the
interpolation factor of the digital filter as shown in Figure 79.                               INPUT DATA RATE (MSPS)

                                                                       Figure 79. Digital Supply Current Consumption vs. Input Data Rate
                                                                                     (DVDD = DRVDD =3.3 V and fOUT = fDATA/10)

                                                                       Power consumption on the Rx path can be achieved by reduc-
                                                                       ing the bias levels of the various amplifiers contained within the
                                                                       RxPGA and ADC. As previously noted, the RxPGA consists of
                                                                       two CPGA amplifiers and one SPGA amplifier. The bias levels
                                                                       of each of these amplifiers along with the ADC can be con-
                                                                       trolled via Register 0x13, as shown in Table 24. The default
                                                                       setting for 0x13 is 0x00.

                                                                       Table 24. SPI Register for RxPGA and ADC Biasing

                                                                       Address (Hex)                Bit Description

                                                                       0x07                         (4)                   ADC low power

                                                                       0x13                         (7:5) CPGA bias adjust

                                                                                                    (4:3) SPGA bias adjust

                                                                                                    (2:0) ADC power bias adjust

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                                                                                                                                                                                     AD9865

Because the CPGA processes signals in the continuous time                                                      210
domain, its performance vs. bias setting remains mostly
independent of the sample rate. Table 25 shows how the typical                                                 205
current consumption seen at AVDD (Pins 35 and 40) varies as a
function of Bits (7:5), while the remaining bits are maintained at                                 IAVDD (mA)  200
their default settings of 0. Only four of the possible settings                                                                                          01
result in any reduction in current consumption relative to the
default setting. Reducing the bias level typically results in a                                                195
degradation in the THD vs. frequency performance as shown in
Figure 80. This is due to a reduction of the amplifier's unity gain                                                                                      00
bandwidth, while the SNR performance remains relatively                                                        190
unaffected.
                                                                                                               185                                                                           04493-0-070

                                                                                                                                                         10
                                                                                                               180

                                                                                                                                                         11
                                                                                                               175

                                                                                                               170
                                                                                                               20   30      40                                   50      60      70      80
Table 25. Analog Supply Current vs. CPGA Bias Settings at
fADC = 65 MSPS                                                                                                          ADC SAMPLE RATE (MSPS)

                                                                                                   Figure 81. AVDD Current vs. SPGA Bias Setting and Sample Rate

            Bit 7    Bit 6        Bit 5                mA

            0             0                   0       0                                            61                                                                                �54

            0             0                   1       -27

            0             1                   0       -42                                          60                                                                                �56

            0             1                   1       -51                                          59                                                                                �58

            1             0                   0       -55                                          58                                                                        SNR-00 �60

                                                                                                                                                                             SNR-01

            1             0                   1       27                                SNR (dBc)  57                                                                        SNR-10 �62                   THD (dBc)

            1             1                   0       69                                                                                                                     SNR-11

                                                                                                   56                                                                                �64

            1             1                   1       27                                           55                                                                                �66

                                                                                                   54                           THD-00                                               �68

            65.0                                      �20                                                                       THD-01

                             SNR_RxPGA = 0dB                                                       53                           THD-10                                               �70

            62.5                                      �25                                                                       THD-11                                                                    04493-0-092

                                                                                                   52                                                                                �72

            60.0                                      �30                                          51                                                                                �74

                                                                                                               20   30  40                                   50      60      70      80

            57.5                                      �35                                                               SAMPLE RATE (MSPS)

SNR (dBFS)  55.0             SNR_RxPGA = 36dB         �40                               Figure 82. SNR and THD Performance vs. fADC and SPGA Bias Setting with
                                                                                            RxPGA = 0 dB, fIN = 10 MHz, LPF set to 26 MHz, and AIN = -1 dBFS
            52.5                                      �45                  THD (dBc)

            50.0                                      �50                               The ADC is based on a pipeline architecture with each stage
                                                                                        consisting of a switched capacitor amplifier. Therefore, its per-
                             THD_RxPGA = 0dB                                            formance vs. bias level is mostly dependent on the sample rate.
                                                                                        Figure 83 shows how the typical current consumption seen at
            47.5                                      �55                               AVDD (Pins 35 and 40) varies as a function of Bits (2:0) and
                                                                                        sample rate, while the remaining bits are maintained at the
            45.0                                      �60                               default setting of 0. Setting Bit 4 or Register 0x07 corresponds
                                                                                        to the 011 setting, and the settings of 101 and 111 result in
            42.5             THD_RxPGA = 36dB            �65               04493-0-091  higher current consumption. Figure 84 shows how the SNR and
            40.0                                         �70                            THD performance are affected for a 10 MHz sine wave input
                     001     010                 011  100                               for the lower power settings as the ADC sample rate is swept
                000                                                                     from 20 MHz to 80 MHz.

                     CPGA BIAS SETTING-BITS (7:5)

               Figure 80. THD vs. fIN Performance and RxPGA Bias Settings
            (000,001,010,100 with RxPGA = 0 and +36 dB and AIN = -1 dBFS,

                            LPF set to 26 MHz, and fADC = 50 MSPS)

The SPGA is implemented as a switched capacitor amplifier;
therefore, its performance vs. bias level is mostly dependent on
the sample rate. Figure 81 shows how the typical current
consumption seen at AVDD (Pin 35 and Pin 40) varies as a
function of Bits (4:3) and sample rate, while the remaining bits
are maintained at the default setting of 0. Figure 82 shows how
the SNR and THD performance is affected for a 10 MHz sine
wave input as the ADC sample rate is swept from 20 MHz to 80
MHz. The SNR and THD performance remains relatively stable,
suggesting that the SPGA bias can often be reduced from its de-
fault setting without impacting the device's overall performance.

                                                                           Rev. A | Page 41 of 48
AD9865

                       220                                                                                                         specification is based on the 64-pin LFSCP having a thermal
                                                                                                                                   resistance, JA, of 24oC/W with its heat slug soldered. (The JA is
                                                                  101 OR 111                                                       30.8oC/W, if the heat slug remains unsoldered.) If a particular
                       210                                                                                                         application's maximum ambient temperature, TA, falls below
                                                                                                                                   85oC, the maximum allowable power dissipation can be deter-
           IAVDD (mA)  200                                                                                                         mined by the following equation:
                                                                               000

                       190
                                                                              001

                       180
                                                                               010

                       170

                       160                                                                                                                    PMAX = 1.66 + (85 - TA)/24  (13)

                                                   011                                  101                                        Assuming the IAMP's common-mode bias voltage is operating
                                         100                                                                                       off the same analog supply as the AD9865, the following equa-
                       150                                                                                                         tion can be used to calculate the maximum total current
                                                                                                                                   consumption, IMAX, of the IC:
                       140

                       130                                                                               04493-0-071

                       120
                       20   30      40       50                                     60       70      80

                                    SAMPLE RATE (MSPS)                                                                                        IMAX = (PMAX - PIAMP)/3.47  (14)

                       Figure 83. AVDD Current vs. ADC Bias Setting and Sample Rate                                                With an ambient temperature of up to 85�C, IMAX is 478 mA.

           61                                                                                    �54                               If the IAMP is operating off a different supply or in the voltage
                                                                                                                                   mode configuration, first calculate the power dissipated in the
           60                                                                                    �56                               IAMP, PIAMP, using Equation 2 or Equation 5, and then
                                                                                                                                   recalculate IMAX, using Equation 14.
           59                                                                                    �58

                                THD-000

           58                   THD-001                                                          �60

                                THD-010

SNR (dBc)  57                   THD-011                                                          �62                  THD (dBc)    Figure 78, Figure 79, Figure 81, and Figure 83 can be used to
                                                                                                                                   calculate the current consumption of the Rx and Tx paths for a
                                THD-100                                                                                            given setting.

           56                   THD-101                                                          �64

           55                                                                                    �66

           54                   SNR-000                                                          �68                               MODE SELECT UPON POWER-UP AND RESET

           53                   SNR-001                                                          �70                               The AD9865 power-up state is determined by the logic levels
                                                                                                                                   appearing at the MODE and CONFIG pins. The MODE pin is
                                SNR-010                                                                                            used to select a half- or full-duplex interface by pin strapping it
                                                                                                                                   low or high, respectively. The CONFIG pin is used in conjunc-
           52                   SNR-011                                                          �72                  04493-0-092  tion with the MODE pin to determine the default settings for
                                                                                                                                   the SPI registers as outlined in Table 10.
                                SNR-100

           51                   SNR-101                                                          �74

                       20   30  40       50                                   60        70       80

                                SAMPLE RATE (MSPS)

Figure 84. SNR and THD Performance vs. fADC and ADC Bias Setting with
              RxPGA = 0 dB, fIN = 10 MHz, and AIN = -1 dBFS

A sine wave input is a standard and convenient method of                                                                           The intent of these particular default settings is to allow some
analyzing the performance of a system. However, the amount of                                                                      applications to avoid using the SPI (disabled by pin-strapping
power reduction that is possible is application dependent, based                                                                   SEN high), thereby reducing implementation costs. For
on the nature of the input waveform (such as frequency content,                                                                    example, setting MODE low and CONFIG high configures the
peak-to-rms ratio), the minimum ADC sample, and the mini-                                                                          AD9865 to be backward compatible with the AD9975, while
mum acceptable level of performance. Thus, it is advisable that                                                                    setting MODE high and CONFIG low makes it backward
power-sensitive applications optimize the power bias setting of                                                                    compatible with the AD9875. Other applications must use the
the Rx path using an input waveform that is representative of                                                                      SPI to configure the device.
the application.
                                                                                                                                   A hardware (RESET pin) or software (Bit 5 of Register 0x00)
POWER DISSIPATION                                                                                                                  reset can be used to place the AD9865 into a known state of
                                                                                                                                   operation as determined by the state of the MODE and
The power dissipation of the AD9865 can become quite high in                                                                       CONFIG pins. A dc offset calibration and filter tuning routine
full-duplex applications in which the Tx and Rx paths are si-                                                                      is also initiated upon a hardware reset, but not with a software
multaneously operating with nominal power bias settings. In                                                                        reset. Neither reset method flushes the digital interpolation
fact, some applications that use the IAMP may need to either                                                                       filters in the Tx path. Refer to the Half-Duplex Mode and Full-
reduce its peak power capabilities or reduce the power con-                                                                        Duplex Mode sections for information on flushing the digital
sumption of the Rx path, so that the device's maximum                                                                              filters.
allowable power consumption, PMAX, is not exceeded.

PMAX is specified at 1.66 W to ensure that the die temperature                                                                     A hardware reset can be triggered by pulsing the RESET pin low
does not exceed 125oC at an ambient temperature of 85oC. This                                                                      for a minimum of 50 ns. The SPI registers are instantly reset to
                                                                                                                                   their default settings upon RESET going low, while the dc offset

                                                                                                                      Rev. A | Page 42 of 48
                                                                                                             AD9865

calibration and filter tuning routine is initiated upon RESET        waveform) into the Rx input, and monitor the quality of the
returning high. To ensure sufficient power-on time of the            reconstructed output from the TxDAC or IAMP to ensure a
various functional blocks, RESET returning high should occur         minimum level of performance. In this test, the user can
no less than 10 ms upon power-up. If a digital reset signal from     exercise the RxPGA as well as validate the attenuation char-
a microprocessor reset circuit (such as ADM1818) is not              acteristics of the RxLPF. Note that the RxPGA gain setting
available, a simple R-C network referenced to DVDD can be            should be selected such that the input does not result in clipping
used to hold RESET low for approximately 10 ms upon power-           of the ADC.
up.
                                                                     Digital loop-back can be used to test the full-duplex digital
ANALOG AND DIGITAL LOOP-BACK TEST MODES                              interface of the AD9865. In this test, data appearing on the
                                                                     Tx[5:0] port is routed back to the Rx[5:0] port, thereby
The AD9865 features analog and digital loop-back capabilities        confirming proper bus operation. The Rx port can also be
that can assist in system debug and final test. Analog loop-back     three-stated for half- and full-duplex interfaces.
routes the digital output of the ADC back into the Tx data path
prior to the interpolation filters such that the Rx input signal     Table 26. SPI Registers for Test Modes
can be monitored at the output of the TxDAC or IAMP. As a
result, the analog loop-back feature can be used for a half- or      Address (Hex)  Bit Description
full-duplex interface, to allow testing of the functionality of the
entire IC (excluding the digital data interface).                    0x0D           (7)  Analog loop-back

For example, the user can configure the AD9865 with similar                         (6)  Digital loop-back
settings as the target system, inject an input signal (sinusoidal
                                                                                    (5)  Rx port three-state

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AD9865

PCB DESIGN CONSIDERATIONS                                          may be allocated to the IAMP, if its supply voltage differs from
                                                                   the 3.3 V required by AVDD and CLKVDD. On the digital side,
Although the AD9865 is a mixed-signal device, the part should      DVDD and DRVDD can share the same 3.3 V digital power
be treated as an analog component. The on-chip digital circuitry   plane. This digital power plane brings the current used to power
has been specially designed to minimize the impact of its digital  the digital portion of the MxFE and its output drivers. This
switching noise on the MxFE's analog performance.                  digital plane should be kept from going underneath the analog
                                                                   components.
To achieve the best performance, the power, grounding, and
layout recommendations in this section should be followed.         The analog and digital power planes allocated to the MxFE may
Assembly instructions for the micro-lead frame package can be      be fed from the same low noise voltage source; however, they
found in an application note from Amkor at:                        should be decoupled from each other to prevent the noise
http://www.amkor.com/products/notes_papers/MLF_AppNote             generated in the digital portion of the MxFE from corrupting
_0902.pdf.                                                         the AVDD supply. This can be done by using ferrite beads be-
                                                                   tween the voltage source and the respective analog and digital
COMPONENT PLACEMENT                                                power planes with a low ESR, bulk decoupling capacitor on the
                                                                   MxFE side of the ferrite. Each of the MxFE's supply pins
If the three following guidelines of component placement are       (AVDD, CLKVDD, DVDD, and DRVDD) should also have
followed, chances for getting the best performance from the        dedicated low ESR, ESL decoupling capacitors. The decoupling
MxFE are greatly increased. First, manage the path of return       capacitors should be placed as close to the MxFE supply pins as
currents flowing in the ground plane so that high frequency        possible.
switching currents from the digital circuits do not flow on the
ground plane under the MxFE or analog circuits. Second, keep       GROUND PLANES
noisy digital signal paths and sensitive receive signal paths as
short as possible. Third, keep digital (noise generating) and      The AD9865 evaluation board uses a single serrated ground
analog (noise susceptible) circuits as far away from each other    plane to help prevent any high frequency digital ground
as possible.                                                       currents from coupling over to the analog portion of the ground
                                                                   plane. The digital currents affiliated with the high speed data
To best manage the return currents, pure digital circuits that     bus interface (Pin 1 to Pin 16) have the highest potential of
generate high switching currents should be closest to the power    generating problematic high frequency noise. A ground
supply entry. This keeps the highest frequency return current      serration that contains these currents should reduce the effects
paths short and prevents them from traveling over the sensitive    of this potential noise source.
MxFE and analog portions of the ground plane. Also, these
circuits should be generously bypassed at each device, which       The ground plane directly underneath the MxFE should be
further reduces the high frequency ground currents. The MxFE       continuous and uniform. The 64-lead LFCSP package is
should be placed adjacent to the digital circuits, such that the   designed to provide excellent thermal conductivity. This is
ground return currents from the digital sections do not flow in    partly achieved by incorporating an exposed die paddle on the
the ground plane under the MxFE.                                   bottom surface of the package. However, to take full advantage
                                                                   of this feature, the PCB must have features to effectively
The AD9865 has several pins that are used to decouple sensitive    conduct heat away from the package. This can be achieved by
internal nodes. These pins are REFIO, REFB, and REFT. The          incorporating thermal pad and thermal vias on the PCB. While
decoupling capacitors connected to these points should have        a thermal pad provides a solderable surface on the top surface
low ESR and ESL. These capacitors should be placed as close to     of the PCB (to solder the package die paddle on the board),
the MxFE as possible (see Figure 75) and be connected directly     thermal vias are needed to provide a thermal path to inner
to the analog ground plane. The resistor connected to the          and/or bottom layers of the PCB to remove the heat.
REFADJ pin should also be placed close to the device and
connected directly to the analog ground plane.                     Lastly, all ground connections should be made as short as
                                                                   possible. This results in the lowest impedance return paths and
POWER PLANES AND DECOUPLING                                        the quietest ground connections.

While the AD9865 evaluation board demonstrates a very good         SIGNAL ROUTING
power supply distribution and decoupling strategy, it can be
further simplified for many applications. The board has four       The digital Rx and Tx signal paths should be kept as short as
layers: two signal layers, one ground plane, and one power         possible. Also, the impedance of these traces should have a
plane. While the power plane on the evaluation board is split      controlled characteristic impedance of about 50 . This
into multiple analog and digital subsections, a permissible        prevents poor signal integrity and the high currents that can
alternative would be to have AVDD and CLKVDD share the
same analog 3.3 V power plane. A separate analog plane/supply

        Rev. A | Page 44 of 48
occur during undershoot or overshoot caused by ringing. If the                                            AD9865
signal traces cannot be kept shorter than about 1.5 inches, series
termination resistors (33  to 47 ) should be placed close to           form a differential pair and should be routed together as a pair.
all digital signal sources. It is a good idea to series-terminate all  By keeping the traces adjacent to each other, noise coupled onto
clock signals at their source, regardless of trace length.             the signals appears as common mode and is largely rejected by
                                                                       the MxFE receive input. Keeping the driving point impedance
The receive RX+ and RX- signals are the most sensitive signals         of the receive signal low and placing any low-pass filtering of
on the entire board. Careful routing of these signals is essential     the signals close to the MxFE further reduces the possibility of
for good receive path performance. The RX+ and RX- signals             noise corrupting these signals.

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AD9865                                                              independent monitoring of the ac power line. The evaluation
                                                                    board allows complete optimization of power line reference
EVALUATION BOARD                                                    designs based around the AD9865 or AD9866.

An evaluation board is available for the AD9865 and AD9866.         Alternatively, the evaluation board allows independent evalua-
The digital interface to the evaluation board can be configured     tion of the TxDAC, IAMP, and Rx paths via SMA connectors.
for a half- or full-duplex interface. Two 40-pin and one 26-pin     The IAMP can be easily configured for a voltage or current
male right angle headers (0.100 inches) provide easy interfacing    mode interface via jumper settings. The TxDAC's performance
to test equipment such as digital data capture boards, pattern      can be evaluated directly or via an optional dual op amp driver
generators, or custom digital evaluation boards (FPGA, DSP, or      stage. The Rx path includes a transformer and termination
ASIC). The reference clock source can originate from an exter-      resistor allowing a calibrated differential input signal to be
nal generator, crystal oscillator, or crystal. Software and an      injected into its front end.
interface cable are included to allow for programming of the SPI
registers via a PC.                                                 The Analog Devices, Inc. website offers more information on
                                                                    the AD9865/AD9866 evaluation board.
The analog interface on the evaluation board provides a full
analog front-end reference design for power line applications. It
includes a power line socket, line transformer, protection diodes,
and passive filtering components. An auxiliary path allows

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                                                                                                                                           AD9865

OUTLINE DIMENSIONS

                               9.00                                  0.60 MAX            0.60 MAX          0.30              PIN 1
                            BSC SQ                                                                         0.25              INDICATOR
                                                                                      49                   0.18
                     PIN 1                                                          48                                     7.25
                     INDICATOR                                                                                       64 1  7.10 SQ*
                                                                                                                           6.95
                               TOP                             8.75                     EXPOSED PAD
                              VIEW                          BSC SQ                                                          0.25 MIN
                                                                                        (BOTTOM VIEW)

                                                                     0.45

                                                                     0.40           33                        16
                                                                                                           17
                                                                     0.35           32

                                                 0.80 MAX                               7.50
                                                 0.65 TYP                               REF

                     1.00 12� MAX                 0.50 BSC           0.05 MAX
                     0.85                                            0.02 NOM
                     0.80
                                                            0.20 REF
                                        SEATING
                                        PLANE

                                                 *COMPLIANT TO JEDEC STANDARDS MO-220-VMMD
                                                  EXCEPT FOR EXPOSED PAD DIMENSION

                                                 Figure 85. 64-Lead Lead Frame Chip Scale Package (LFCSP)
                                                                              [CP-64-3]

                                                                Dimensions shown in millimeters

ORDERING GUIDE

Model                Temperature Range                               Package Description                                   Package Option
                                                                     64-Lead LFCSP                                         CP-64-3
AD9865BCP            -40�C to +85�C                                  64-Lead LFCSP                                         CP-64-3
                                                                     64-Lead LFCSP                                         CP-64-3
AD9865BCPRL          -40�C to +85�C                                  64-Lead LFCSP                                         CP-64-3
                                                                     DIE
AD9865BCPZ1          -40�C to +85�C                                  Evaluation Board

AD9865BCPZRL1        -40�C to +85�C

AD9865CHIPS

AD9865-EB

1 Z = Pb-free part.

                                                            Rev. A | Page 47 of 48
AD9865
NOTES

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registered trademarks are the property of their respective owners.

                                                                    C04493�0�11/04(A)

                                                                                            Rev. A | Page 48 of 48
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